JPH0535470B2 - - Google Patents

Description

【発明の詳細な説明】 目 次 (1) 発明の背景 (1.1) 技術分野 (1.2) デイジタル・コンピユータの限界と電流
モードで動作する新しいフアジイ論理回路 (1.3) メンバーシツプ関数回路とフアジイ制御
システムの概念（第１図、第２図） (1.4) 学習機能を備えたフアジイ・システムの
概念（第３図） (2) 発明の概要 (2.1) 発明の目的 (2.2)発明の構成と効果 (3) 実施例の説明 (3.1) 種々のタイプのメンバーシツプ関数とそ
れらの定義（第４図） (3.2) Ｚ関数回路（第５，６，７，８図） (3.3) Ｓ関数回路（第９，１０，１１，１２図） (3.4) 使用時における勾配の任意設定（第１４，
１５図） (3.5) 勾配の切替制御（第１５，１６，１７，
１８図） (3.6) プログラマブル・マルチ・メンバーシツ
プ関数回路（第１９，２０，２１図） (3.7) MIN回路とMAX回路（第２２，２３，
２４，２５，２６，２７，２８図） (3.8) 簡略化されたプログラマブル・マルチ・
メンバーシツプ関数回路（第２９，３０図） (3.9) 拡張されたプログラマブル・マルチ・メ
ンバーシツプ関数回路（第３１，３２，３３
図） (3.10) クリスプ集合に適用可能なＳ関数回路
（第３４，３５図） (3.11) クリスプ集合に適用可能な上り勾配関数
回路（第３６，３７図） (3.12) クリスプ集合に適用可能なプログラマブ
ル・マルチ・メンバーシツプ関数回路（第３８
図） (1) 発明の背景 (1.1) 技術分野 この発明は、新しいフアジイ推論または制御シ
ステムの構築のために有用なメンバーシツプ関数
装置に関する。

(1.2) デイジタル・コンピユータの限界と電流
モードで動作する新しいフアジイ論理回路 フアジイ論理はフアジネスすなわち「あいまい
さ」を取扱う論理である。人間の思考や行動には
あいまいさがつきまとつている。そこで、このよ
うなあいまいさを数量化したり理論化できれば、
交通管制、緊急、応用医療体制等の社会システ
ム、人間を模倣してつくられるロボツト等の設計
に応用できる筈である。1965年にL.A.Zadehによ
つてフアジイ集合の概念が提唱されて以来、この
ような観点から「あいまいさ」を取扱う一つの手
段としてフアジイ論理の研究が行なわれてきた。
しかしながらこのような研究の多くがデイジタル
計算機を用いたソフトウエア・システムへの応用
に向けられているのが現状である。デイジタル計
算機は０と１とからなる２値論理に基づく演算を
行なうものであり、その演算処理はきわめて厳密
ではあるが、アナログ量の入力にはＡ／Ｄ変換回
路を付加する必要があり、このために膨大な情報
を処理させようとすると最終結果が得られるまで
に長い時間を要するという問題がある。また、フ
アジイ論理の応用のためのプログラムはきわめて
複雑にならざるを得ず、複雑な処理のためには大
型デイジタル計算機が必要となり経済的でない。

そもそもフアジイ論理は０から１までの区間の
連続的な値（０、１）を扱う論理であるから、２
値論理を基礎とするデイジタル計算機にはなじま
ないという面をもつている。またフアジイ論理は
巾のあるあいまいな量を取扱うものであるから、
デイジタル計算機による演算ほどの厳密性は要求
されない。フアジイ論理を取扱うのに適した新し
い回路の実現が望まれる理由がここにある。

このような要請にこたえるために、発明者は既
に、電流モードで動作する数多くのフアジイ論理
回路を提案している（たとえば、特願昭59−
57121など）。発明者が提案したフアジイ論理回路
には、限界差回路、論理補回路、限界和回路、限
回積回路、論理和（MAX）回路、論理積
（MIN）回路、絶対差回路、含意回路、対等回路
等があり、これらの回路はいずれも電流モードで
動作する。上記のすべてのフアジイ論理回路は、
１または複数の限界差回路と加算（減算）回路の
組合せによつて構成されるという特徴をもつ。電
流モードにおいては加、減算は単なる結線によつ
て実現できるので（ワイヤード・サムまたはワイ
ヤード・サブトラクト）、上記のすべてのフアジ
イ論理回路は基本的にはフアジイ限界差回路をそ
の唯一の構成単位とするということができる。し
たがつて、電流モードで動作するフアジイ論理回
路は、その回路設計においても、ICの作製にお
いても、多くの点で有利である。

(1.3) メンバーシツプ関数回路とフアジイ制御
システムの概念（第１図、第２図） フアジイ集合Ａはメンバーシツプ関数μ_A(x)によ
つて特性づけられる。メンバーシツプ関数μ_A(x)と
はその変数ｘがフアジイ集合Ａに属している度合
を表わすものであり、この度合は０から１までの
区間の連続的な値［０、１］によつて表わされ
る。メンバーシツプ関数μ_A(x)の一例が第１図Ａに
示されている。

メンバーシツプ関数回路は、ある値の変数ｘが
入力として与えられたときに、そのｘがフアジイ
集合Ａに属する度合いを表わす値μ_A(x)を出力する
回路である。

上述のようなフアジイ論理回路およびメンバー
シツプ関数回路を用いたフアジイ制御システムの
概念の一例が第２図に示されている。

フアジイ制御の応用の一例として、従来から人
間が豊富な経験と感とに基づいて操作ないしは制
御していた系の制御を自動化することが考えられ
ている。人間の行なつてきた制御の大系はきわめ
て複雑であるが、それを単純化していくと、いく
つかのまたは数多くの経験則の組合せとして把握
することができる。この経験則は、「〇〇（の状
態等）が××であるならば、△△（の状態等）を
□□せよ」と端的に表現することができる。この
経験則をもう少し複雑にして、「〇〇が××で、
かつ（または）〇×が×〇であるならば、△△を
□□せよ」と発展させるとより一般的となる。こ
の一般的な経験則の命題形式をフアジイ制御シス
テムでは制御則と呼ぶ。

フイードバツク制御システムの用法にしたがつ
て、被制御系の出力ｅおよびその偏差Δeを制御
入力とし、被制御系に与える制御出力をΔuとす
る。

第２図において、制御則の一例として、制御則
１「ｅが負の小さな値で、かつΔeが正の小さな値
ならば、Δuを正の小さな値にせよ」が与えられ
ている。この制御則１を、 ｅ＝NS and Δe＝PS→Δu＝PS と表現する。ここでNSは負の小さな値（nega−
tive small）を、PSは正の小さな値（positive
small）を、andは「かつ」をそれぞれ意味して
いる。

制御則２として「ｅが正の小さな値で、かつ
Δeが負の小さな値ならば、Δuを負の小さな値に
せよ」が与えられている。これは次のように表現
される。

ｅ＝PS and Δe＝NS→Δu＝NS その他にもいくつかの、ないしは多数の制御則
が設定されている。

制御則１における「ｅが負の小さな値」を判断
する上で、与えられた制御入力ｅ＝e₀がどの程度
の度合で負の小さな値であるといえるのか、とい
う設問に対する答がメンバーシツプ関数1_A＜MS
関数1_A＞によつて与えられる。メンバーシツプ関
数1_Aはメンバーシツプ関数回路（図示略）から得
られ、制御入力ｅが「負の小さな値の集合」に属
する度合を表わしている。第２図にはメンバーシ
ツプ関数1_Aとして、ｅが負のある値でピークをも
つ三角形状の関数が与えられており、この関数1_A
によると、ある制御入力ｅ＝e₀＝−0.2がこの集
合に属する度合は0.8である。

同じように、制御入力Δeが「正の小さな値の
集合」に属する度合を表わすメンバーシツプ関数
1_B＜MS関数1_B＞が第２図に示されている。この
関数1_BもまたΔeがある正の値のときにピークと
なる三角形状のものである。図示しないメンバー
シツプ関数回路から出力されるこのメンバーシツ
プ関数1_Bによると、ある制御入力Δe＝Δe₀＝＋
0.1がこの集合に属する度合は0.6である。

制御則１における「ｅが負の小さな値でかつ
Δeが正の小さな値」の「かつ」の条件は一般に
はフアジイ論理積（MIN）で演算される。この
演算MINは、具体的には、その２つの変数のう
ちの小さい方を選択するものである。したがつ
て、上述のメンバーシツプ関数1_Aの値0.8と同1_B
の値0.6とから、MINの演算結果を表わすものと
して0.6が得られる。

制御則１における「Δuを正の小さな値にせよ」
という指令もまたメンバーシツプ関数＜原指令１
＞で与えられる。この原指令１を表わす関数もま
た、Δuがある正の値のときにピーク値１となる
三角形状のものが一例として示されている。原指
令１を表わす関数は、メンバーシツプ関数発生回
路（図示略）から発生する。

制御則１における「ならば」は、たとえば乗算
によつて実行される。上述のMIN演算によつて
値0.6が得られている。原指令１の関数にこの0.6
を乗じると、ピーク値が0.6の三角形状の関数＜
指令１＞がつくられる。

「ならば」の演算をMINによつて行なうよう
にしてもよい。この場合には、破線で示すような
台形状の関数が指令１として得られるであろう。

制御則２においても同じように、与えられた制
御入力ｅおよびΔeにこの制御則２を適用するこ
とにより、＜指令２＞が作成される。他の制御則
の適用によつて同じように他の指令も作成されよ
う。

１つの被制御系に対して上述のように複数の制
御則が設定されるのが一般的である。これらの制
御則から導かれたそれぞれの指令が、制御出力
Δuを最終的に得るために利用される。そこで、
各制御則から導かれた指令についてフアジイ論理
和（MAX）の演算が行なわれる。第２図に示さ
れた＜推論結果＞のグラフは、＜指令１＞と＜指
令２＞のMAX演算結果を示している。そのうち
実線のグラフは、各制御則の「ならば」の条件と
して乗算が用いられたもの、破線のグラフは「な
らば」の条件としてMINの演算が行なわれたも
のをそれぞれ示している。

このような推論結果を用いて、最後に制御出力
Δuが決定される。これをデフアジフイケーシヨ
ン（defuzzification）という。メンバーシツプ関
数の生成を含めて上述の各演算は、フアジイ論理
にしたがつて「あいまいさ」を包含した状態で行
なわれているが、この段階においては確定した１
つの値をもつ制御出力Δuを決定しなければなら
ない。

デフアジフイケーシヨンは、たとえば＜推論結
果＞を示す関数の重み付き平均をとることによつ
て、すなわち重心の位置を求めることによつて行
なうことができる。この実施例では、最終的に制
御出力Δu＝Δu₀＝＋0.1に決定されている。「なら
ば」の演算としてMINが行なわれた場合にも、
ほぼ同じ結果が得られるであろう。

＜指令１＞の重心の位置と＜指令２＞の重心の
位置とを先に求め、これら２つの位置のさらに重
みつき平均をとることによつてデフアジフイケー
シヨンを行なつてもよい。

メンバーシツプ関数1_A、1_B等は可変であること
が好ましい。すなわち、上述のようにして決定さ
れた制御出力Δuによつて被制御系の制御を継続
する過程において、制御が適確に言なわれている
かどうかを監視する。もし最適な制御が行なわれ
ていなければ、メンバーシツプ関数（その値また
はグラフの形）を変更して、最適な制御を可能と
するメンバーシツプ関数を追求していく。これを
一般に「学習機能」という。

(1.4) 学習機能を備えたフアジイ・システムの
概念（第３図） 第３図は、上述したような学習機能を備えたフ
アジイ・システムの一例を概略的に示している。

何らかの物理的入力、たとえば上述の制御入力
やキー入力されたデータ等が、入力変換回路１１
によつて必要に応じて正規化され、または適当な
形態の信号に変換される。この変換回路１１は場
合によつては不要となろう。

メンバーシツプ関数回路群１２には、パラメー
タ可変のメンバーシツプ関数回路が多数設けられ
ており、変換回路１１からの入力信号に応じて所
定のものが１または複数個選択され、かつ入力信
号に応じたメンバーシツプ関数を表わす信号が出
力される。

他方、１または複数のメンバーシツプ関数を発
生する回路１５が設けられている。これらの回路
１２および１５からのメンバーシツプ関数出力は
フアジイ論理回路網１３に入力し、ここで所定の
フアジイ論理にしたがつた演算が行なわれ、その
演算結果が出力される。この回路網１３の論理お
よびメンバーシツプ関数発生回路１５のパラメー
タも必要に応じて変更できるものであることが好
ましい。

フアジイ論理回路網１３から出力されるフアジ
イ情報はそのまま出力となることもあるが、場合
によつては上述のデフアジフイケーシヨン回路１
４によつて何らかの決定が行なわれ、これが出力
となる。

この出力は、表示されたり、上述の制御出力
Δuとなつたり、種々の用途に用いられよう。

フアジイ論理回路網１３またはデフアジフイケ
ーシヨン回路１４の出力は、参照（基準、標準）
入力と比較される。この参照入力は、学習の正解
を表わすものであり、たとえば熟練したエキスパ
ート、デイジタル・コンピユータによるシミレー
シヨン等によつて与えられるであろう。

制御、記憶回路１６は、上記比較結果に応じ
て、その偏差が零になるように、メンバーシツプ
関数回路群１２およびメンバーシツプ関数発生回
路１５の各メンバーシツプ関数の形状がパラメー
タ等を変えたり、フアジイ論理回路網１３内の論
理関数の種類が接続を変更したりする。

このようにして、このフアジイ・システムは学
習することによつて、常に正しい出力（正解）を
発生するように調整、変更されていく。

(2) 発明の概要 (2.1) 発明の目的 この発明の目的は、上述したフアジイ推論シス
テムまたはフアジイ制御システムにおいて有用で
あり、入力値に対応するメンバーシツプ関数値を
出力するメンバーシツプ関数装置を提供すること
にある。

(2.2) 発明の構成と効果 この発明は、与えられた入力変数の値に対応す
るメンバーシツプ関数値を出力するメンバーシツ
プ関数装置において、メンバーシツプ関数の形状
の入力変数軸上における変曲点の位置を設定する
手段、設定された変曲数の少なくともいずれか一
方の側においてメンバーシツプ関数の勾配を選択
的に設定する勾配設定手段、設定された変曲点の
少なくともいずれか一方の側において、メンバー
シツプ関数値として０または１を出力するように
設定するクリスプ集合設定手段、および上記勾配
設定手段と上記クリスプ集合設定手段の一方を与
えられた指令に応答して能動化する手段を備えた
ことを特徴とする。

フアジイ集合においては、あるものがフアジイ
集合に属するかどうかは、属する度合い、すなわ
ち０〜１の連続的な値で表わされる。この度合い
を表わすメンバーシツプ関数は０〜１までの連続
的な値をることを重要な特徴とする。メンバーシ
ツプ関数は一般には曲線で表わされるが、直線の
折線で近似することの方が簡単となる。

これに対して、クリスプ集合では、あるものが
クリスプ集合に属するかどうかは１または０で明
解に表わされる。クリスプ集合のメンバーシツプ
関数は１から０に、または０から１に不連続に変
化する部分（無限大の勾配の部分）をもつ。

フアジイ推論装置により適切なまたは高精度の
フアジイ推論を実行させるためには、フアジイ集
合を表わすメンバーシツプ関数のみならず、クリ
スプ集合を表わすメンバーシツプ関数の設定が可
能であることが好ましい。また、直線の折線で近
似されたフアジイ集合を表わすメンバーシツプ関
数において、直線の勾配の切替えないしは設定が
可能であることが望ましい。

この発明によると、フアジイ集合を表わす折線
近似のメンバーシツプ関数値のみならずクリスプ
集合を表わすメンバーシツプ関数値を選択的に出
力することができる。そして、フアジイ集合のた
めの折線近似のメンバーシツプ関数値を出力する
ときには、折線の勾配を２またはそれ以上にわた
つて選択的に設定することができる。また、クリ
スプ集合のためのメンバーシツプ関数値を出力す
るときには、メンバーシツプ関数値が０から１
に、または１から０に不連続に変化する位置を指
定することができる。

このようにして、この発明によると、上述の学
習機能を備えたフアジイ推論もしくは制御システ
ムさらには一般的なフアジイ・システムにおい
て、より適切なメンバーシツプ関数を設定して、
より適切なまたはより精度の高い推論もしくは制
御を達成することが期待できる。

(3) 実施例の説明 (3.1) 種々のタイプのメンバーシツプ関数とそ
れらの定義（第４図） メンバーシツプ関数は、一般的には、第１図Ａ
にその一例が示されているように、曲線で表現さ
れることが多い。しかし、曲線で表現されるべき
かどうかはメンバーシツプ関数とつて本質的なこ
とではない。メンバーシツプ関数のより重要な特
徴は、それが０〜１までの連続的な値をとるとい
うことである。

他方、回路設計上の観点からいうと、第１図Ｂ
に示されているように、メンバーシツプ関数を直
線の折線で表現する方が取扱いが容易であり、少
数のパラメータでメンバーシツプ関数を特性づけ
ることができ、さらに設計も簡単となる。しか
も、メンバーシツプ関数を折線で表わしても、上
記の特徴が失なわれることはない。

したがつて、以下の説明では、すべてのメンバ
ーシツプを直線またはその折線で表現することと
する。

第１図Ｂに示されたメンバーシツプ関数は一例
にすぎない。メンバーシツプは他に多くのタイプ
のものがある。以下にそれらの定義について説明
する。

第４図には、10種類のメンバーシツプ関数が示
されている。

第１のものは変数ｘの値に関係なく常に０の値
をとる関数であり、これをφ関数と定義する。

第２のものは、常に１の値をとる１関数と定義
されるものである。

第３のものは、変数ｘが小さい領域では１の値
をとり、ある値Z_Bに達すると、一定の勾配で減少
し、遂に０に達し、ｘがそれよりも大きい領域で
は常に０の値をとる関数である。すなわち変数Ｘ
軸上に１つの下り勾配をもつ。これはＺ関数と名
付けられる。ｘ＝Z_Bをブレーク・ポイントと呼
ぶ。勾配は任意の値をとりうる。Ｚ関数はブレー
ク・ポイントZ_Bと勾配とによつて規定することが
できる。Z_B＝０、Z_B＜０であつても、これをＺ関
数に含ませる。

第４のものは、Ｚ関数を反転した形のものであ
り、これをＳ関数と定義する。すなわち、Ｘ軸上
に１つの上り勾配をもつ。Ｓ関数もブレーク・ポ
イントS_Bと勾配とによつて規定される。

第５のものはπ関数と呼ばれるもので、変数ｘ
がある領域にあるときに１の値をとり、ｘがブレ
ークポイントS_B2より小さくなるかまたはZ_B2より
大きくなると一定の勾配で減少し、遂には０値を
とり、それよりもｘが小さいおよび大きい領域で
は常に０である関数である。台形状の関数という
こともできる。π関数は２つのブレーク・ポイン
トS_B2、Z_B2と勾配とによつて特徴づけられる。

特殊な場合にはS_B2＝Z_B2となり、鎖線で示すよ
うに三角形状になる。

第６のものは、π関数を反転したＵ関数と定義
されるものである。１つの谷をもつ関数というこ
ともできる。Ｕ関数は、２つのブレーク・ポイン
トZ_B1、S_B1および勾配によつて規定される。特殊
な場合には鎖線で示す形となる（Z_B1＝S_B1）。

メンバーシツプ関数の形はさらに複雑になる。

第７番目のものは、台形関数（π関数）に、そ
れよりもｘの大なる領域において上り勾配の関数
（Ｓ関数）を組合せたものであり、Ｎ関数と定義
される。これはまた見方をかえて、谷をもつ関数
（Ｕ関数）に、それよりもｘの小なる領域におい
て上り勾配の関数（Ｓ関数）の組合せたものとい
うこともできる。いずれにしても、このＮ関数は
３つのブレーク・ポイントS_B2、Z_B2、S_B1および
勾配によつて規定される。

第８番目のものはＮ関数を反転したものであつ
てИ関数と定義される。これもまた３つのブレー
ク・ポイントZ_B1、S_B2、Z_B2および勾配によつて
規定される。

第９番目のものはＷ関数と呼ばれ、これは、谷
をもつ関数（Ｕ関数）を２つ組合せたものという
こともできるし、台形の関数（π関数）に下り勾
配をもつ関数（Ｚ関数）と上り勾配をもつ関数
（Ｓ関数）を組合せたものということもできるし、
さらにＮ関数にＺ関数を組合せたものまたはИ関
数にＳ関数を組合せたものということも可能であ
る。いずれにしてもＷ関数は、４つのブレーク・
ポイントZ_B1、S_B2、Z_B2、S_B1および勾配によつて
規定される。

最後のものはＷ関数を反転したもので、Ｍ関数
と定義される。これもまた４つのブレーク・ポイ
ントS_B1、Z_B2、S_B2、Z_B1および勾配によつて規定
される。

さらに上記の２以上の関数を適宜組合せること
により、一層複雑にしたメンバーシツプ関数も定
義されうることは容易に理解できよう。

第４図においては、変数ｘの正の領域のみが図
示されているが、ｘの負の領域にも拡張できるこ
とはいうまでもない。この場合に、上記のブレー
ク・ポイントも一般的には負の値をとりうる。

上り勾配、下り勾配、台形、谷等の勾配は任意
にとることが可能であるが、回路設計上は勾配を
１（または−１）とすることが最も簡素となる。
後述するように勾配が１であつても、回路を使用
するときに縦軸および横軸のレンジを変えること
により任意の勾配を得ることができる。勾配をあ
らかじめ定めておくと、上述の10の関数は１また
は複数のブレーク・ポイントのみによつて一義的
に定めることが可能となる。

(3.2) Ｚ関数回路（第５図、第６図、第７図、
第８図） 第５図はＺ関数を出力するメンバーシツプ関数
回路の一例を示している。ここでは入力変数は
Ｚ、Ｚ関数はf_Zで表わされている。また、この回
路は電流モードで動作し、吸い込み入力、吐き出
し出力の回路である。吸い込み入力とは入力電流
が回路に流入する形態であり、吐き出し出力とは
出力電流が回路から流出する形態をいう。電流モ
ードにおいては、変数および関数の正、負は電流
の方向によつて、それらの絶対値は電流値によつ
てそれぞれ表わされる。

第５図のメンバーシツプＺ関数回路は、ブレー
ク・ポイントZ_Bを表わす電流を与える電流源（回
路に吐き出し入力電流を与える）２３と、電流ミ
ラー（CM）２５と、１の値の電流を与える電流
源（回路に吸い込み入力電流を与える）２６と、
ダイオード２８とから構成されている。電流ミラ
ー２５は２個のＮ−MOS FETにより構成され
ている。第５図の回路の各部分を流れる電流を表
わすグラフが、電流の向きを示す矢印に対応して
示されている。また、出力電流f_Zのグラフは第６
図に示されている。

入力端子２１には入力変数Ｚ（Ｚ≧０とする）
の値を表わす電流が流入している。入力端子２１
と電流ミラー２５の入力側との間にワイヤード
OR２４によつて電流源２３が接続され、このワ
イヤードOR２４から値Z_B（Z_B≧０とする）の電
流が流出する。したがつて、ワイヤードOR２４
から電流ミラー２５に向かつてＺとZ_Bとの差（Ｚ
−Z_B）を表わす電流が流れようとするが、実際は
電流ミラー２５が逆方向電流に対して電流阻止ダ
イオードとして働くので、限界差（ＺZ_B）の電
流が流れることになる（グラフ参照）。ここで
はフアジイ限界差の演算を表わし、限界差は次の
内容をもつ。

ＺZ_B＝Ｚ−Z_B ０ Ｚ＞Z_B Ｚ≦Z_B ……(1) 電流ミラー２５の出力側からは同じ値の吸い込
み電流が出力される。電流ミラー２５の出力側と
出力端子２２との間には電流源２６がワイヤード
OR２７によつて接続されている。したがつて、
ワイヤードOR２７では１−（ＺZ_B）の演算が
行なわれ、この値の電流が出力端子２２から吐き
出されるかまたは吸い込まれようとする（グラフ
参照）。しかしながら、ワイヤードOR２７と出
力端子２２との間には、吐き出し出力に対して順
方向となるダイオード２８が接続されているの
で、端子２２に現われようとする吸い込み出力電
流は０となる。これは１（ＺZ_B）の演算と等
価である。

以上の動作をまとめると次のようになる。

f_Z＝１ １−（Ｚ−Z_B） ０ （Ｚ≦Z_B） （Z_B＜Ｚ≦Z_B＋１） （Ｚ＞Z_B＋１） ……(2) この動作をグラフで表わしたのが、第６図であ
る。このＺ関数の下り勾配は−１である。

なお、ダイオード２８はダイオード接続MOS
FETで代えることができる。

入力電流Ｚが負の場合には（ただしZ_B＞０）、
電流ミラー２５からワイヤードOR２４に向かつ
て（Ｚ＋Z_B）の電流が流れようとするが、電流ミ
ラー２５がこの電流を阻止するので、電流ミラー
２５とワイヤードOR２４との間に流れる電流は
０である。したがつて、電流ミラーの出力電流も
０であり、出力端子２２には電流源２６の１の値
の電流がそのまま吐き出される。

ブレーク・ポイントZ_Bが負の場合（ただしＺ≧
０）には、ワイヤードOR２４から電流ミラー２
４に（Ｚ＋｜Z_B｜）の電流が流入するので、電流
ミラー２５の吐い込み出力電流も（Ｚ＋｜Z_B｜）
となる。したがつて、出力は次のように表わされ
る。

f_Z＝１−（Ｚ＋｜Z_B｜） ０ （１＞Ｚ＋｜Z_B｜） （１≦Ｚ＋｜Z_B｜）
……(3) 第３式は、Z_Bが負側にくるように第６図のグラ
フをそのまま左シフトした動作を表わしている。

ブレーク・ポイントZ_Bおよび入力電流Ｚがとも
に負の場合には、ワイヤードOR２４から電流ミ
ラー２５に向かつて（｜Z_B｜｜Ｚ｜）の電流が
流入する。したがつて、電流ミラー２５の吸い込
み出力電力も（｜Z_B｜｜Ｚ｜）で与えられ、吐
き出し出力電流は次式で表現される。

f_Z＝１ １−（Ｚ｜_B｜−｜Ｚ｜） ０（｜Ｚ｜≧｜Z_B｜） （｜Z_B｜−１＜｜Ｚ｜＜｜Z_B｜） （｜Ｚ｜＜｜Z_B｜−１） ……(4) 第(4)式もまた、第６図のグラフを左側にシフト
した状態を表現している。

このようにして、第５図の回路はすべてのＺの
値およびZ_Bの値に対して適用可能である。

第７図は、バイポーラ・トランジスタ・アレイ
（ROHM社製TA78）を用いて実現したＺ関数回
路を示している。第５図の電流源、電流ミラー等
に対応する回路には同一符号が付けられている。
また、第５図の入力端子２１に代えて入力回路２
１Ａが、出力端子２２に代えて出力回路２２Ａが
設けられている。ダイオード２８としては、
NPNトランジスタ（TA78中の１個）のベー
ス・エミツタ間のダイオードが利用されている。

第８図は、第７図の回路を用いて測定した実験
結果を示している。３つの異なるZ_B（パラメータ）
について実験が行なわれた。入力電流Ｚ、ブレー
ク・ポイント電流Z_B、１の値の電流および出力電
流f_Zは、それぞれの回路における抵抗の降下電圧
として測定された。f_Z＝10μAがμ＝１に、f_Z＝
0μAがμ＝０にそれぞれ対応している。

このグラフから分るように、第７図の回路はき
わめてすぐれた直線性を有しているとともに、回
路構成も簡素である。このようなすぐれた直線性
は、電圧モードの簡単な回路では実現不可能であ
り、これが、電流モードの回路でメンバーシツプ
関数回路を実現した大きな理由でもある。また、
第７図の回路では電流ミラーが使用されているの
で温度安定性がよく、電流源を除いて抵抗を使用
していないから集積化に適している等の特徴があ
る。

また、第７図および第８図からも分るように、
Ｚ関数回路はMOS FETのみならずバイポーラ
素子によつても、実用性のきわめて高いものが実
現できる。

(3.3) Ｓ関数回路（第９図、第１０図、第１１
図、第１２図） メンバーシツプＳ関数回路の一例が第９図に示
されている。入力変数（入力電流）はＳで、Ｓ関
数出力（出力電流）はf_Sでそれぞれ示されてい
る。ブレーク・ポイントを表わす電流S_Bは電流源
３３によつて、値１を表わす電流は電流源３６に
よつてそれぞれ与えられる。

Ｓ関数回路とＺ関数回路との基本的な相違は、
ワイヤードOR３４（第５図のワイヤードOR２
４に対応）に入力する電流の向きにある。このワ
イヤードOR３４には、入力電流Ｓが吐き出し入
力として、またブレーク・ポイント電流S_Bが吸い
込み入力として与えられている。このために、入
力端子３１に与えられる吸い込み入力電流は電流
ミラー３９によつてその向きが反転されている。
また、ブレーク・ポイント電流源３３は回路に対
して吸い込み入力を与えるものとなつている（第
５図の電流源２３と比較せよ）。

ワイヤードOR３４と電流ミラー３５とにより
S_BＳの演算が行なわれる。さらに、ワイヤード
OR３７によつて１−（S_BＳ）の演算が行なわ
れる。ダイオードとして作用するダイオード接続
MOS FET３８によつて吸い込み出力方向の電
流が阻止されるから、結局出力電流としてf_S＝１
（S_BＳ）を表わす吐き出し出力電流が得られ
る。この出力電流のグラフが第１０図に示されて
いる。

このＳ関数回路において、ブレーク・ポイント
S_Bを負の値に設定することも可能であるが、S_B＜
０の場合には、Ｓ≧０の領域では出力電流f_Sは常
に１の値をとるので、S_Bを負に設定することに格
別の意味を見い出すことはできない。S_B＝０とす
れば足りる。

バイポーラ・トランジスタを用いて実現したＳ
関数回路が第１１図に示されている。この図にお
いても、第９図に示すものと同一機能をもつ回路
については同一符号が付けられている。符号３１
Ａは入力端子３１に対応する入力回路であり、符
号３２Ａは出力端子３２に対応する出力回路であ
る。第１１図の回路の測定された特性（S_Bをパラ
メータとする）が第１２図に示されれている。こ
のＳ関数回路もすぐれた直線を有していることが
分る。

(3.4) 使用時における勾配の任意設定（第１３
図、第１４図） 第３図において変換回路１１が示されているよ
うに、一般にメンバーシツプ関数の議論において
は、物理的量の入力値をその最大値（または回路
の許容値）を用いて正規化し、その正規化された
値が入力値として用いられる。たとえば、身長Ｈ
を取扱う場合には、その最大値（たとえば２ｍ）
H_naxを用いて、身長入力が、Ｈ／H_naxで正規化
される。

一例として、集合「背の高い人」のメンバーシ
ツプ関数μ_SHが第１３図ＡにＳ関数として、集合
「背の低い人」のメンバーシツプ関数μ_ZHが第１３
図ＢにＺ関数としてそれぞれ示されている。これ
らのメンバーシツプ関数の横軸（変数）はＳ＝
Ｈ／H_nax、Ｚ＝Ｈ／H_naxとして表現されている。

したがつて、回路上において、最大値H_naxを
何μAに対応させ、関数のグレード１を何μAに対
応させるかによつて、メンバーシツプ関数の実効
的な勾配、すなわちＳ関数の上り勾配およびＺ関
数の下り勾配を任意の値に設定することが可能で
ある。上述した電流ミラーを用いたＺ関数回路お
よびＳ関数回路では、（出力電流）／（入力電流）
の勾配は必ず−１または１となつているが、その
使い方次第で任意の勾配を得ることができる訳で
ある。

勾配を実質的に変化させた例がＺ関数を用いて
第１４図に示されている。第１４図Ａは、H_nax
を100μAに、グレード１を10μAにそれぞれ対応
させたときの集合「背の低い人」のメンバーシツ
プ関数を示している。このようなメンバーシツプ
関数に対して勾配をその1/2にしたいときには、
第１４図Ｂに示すように、H_naxを50μAに対応さ
せればよい。また、勾配を1/4にしたいときには、
第１４図Ｃに示すように、H_naxを25μAに対応さ
せればよい。

以上のようにして、上述したメンバーシツプ関
数発生回路の勾配が±１または−１に固定されて
いたとしても、その使い方次第で任意の勾配を設
定できることが分る。

(3.5) 勾配の切替制御（第１５図、第１６図、
第１７図、第１８図） 回路構成上においてメンバーシツプ関数の勾配
を変化させることも可能であることを次に説明す
る。

第１５図は、第５図に示されたＺ関数回路にお
ける電流源２３、ワイヤードOR２４および電流
ミラー２５を取出し、電流ミラー２５を変形して
電流ミラー２５Ａとした構成を示している。

電流ミラー２５Ａは、面積の等しい２つの出力
用ドレインをもつ電流ミラー４１と、これら２つ
の出力用ドレインの並列接続をスイツチングする
ためのＮ−MOS FET４２とから構成されてい
る。FET４２は制御端子４３に与えられる制御
信号V_Cによつてオン、オフ制御される。

この電流ミラー２５Ａの出力信号ＺZ_Bのグラ
フが第１６図に示されている。制御信号V_CをＬ
レベルにすると、FET４２はオフであるから、
電流ミラー２５Ａの出力電流の勾配は１である。
この場合には、電流ミラー２５Ａは第５図に示さ
れた電流ミラー２５と同じ機能をもつ。制御信号
V_CをＨレベルにすると、FET４２がオンとなり、
電流は２つの出力用ドレインに流れ、結果的に２
倍の出力電流が流れることになるから、その勾配
は２となる。

したがつて、このような電流ミラー２５Ａを第
５図の電流ミラー２５に代えて用いると、制御信
号V_Cのレベルによつて勾配を切替えることので
きるＺ関数回路が実現する。勾配が２となつたと
きのＺ関数回の入、出力特性が第６図に破線で示
されている。

２種類の勾配に限られることなく任意の数の勾
配を切替えることが可能である。第１７図は、Ｓ
関数回路の一部を示すものであり、ここでは第９
図の電流ミラー３５が電流ミラー３５Ａで置替え
られている。電流ミラー３５Ａにおいて、電流ミ
ラー４４は３つの出力用ドレインをもち、これら
の出力用ドレインは並列に接続されているととも
に、そのうちの２つにスイツチング素子としての
FET４５，４６が接続されている。FET４５，
４６はそれらの制御端子４７，４８に与えられる
制御信号V_C1，V_C2によつてオン、オフ制御され
る。

第１８図に示すように、２つのFET４５，４
６の両方がオフ（V_C1＝V_C2＝Ｌ）の場合には出
力電流の勾配は−１であり、いずれか一方がオン
となると（V_C1＝Ｈ、V_C2＝ＬまたはV_C1＝Ｌ、
V_C2＝Ｈ）勾配は−２、両方がオンになると
（V_C1＝V_C2＝Ｈ）勾配は−３となる。

(3.6) プログラマブル・マルチ・メンバーシツ
プ関数回路（第１９図、第２０図、第２１図） 上述した10個のフアジイ・メンバーシツプ関数
のうちＭ関数を除く９個の関数を自由にプログラ
ムできる（または外部から制御できる）マルチ・
メンバーシツプ関数回路が第１９図に示されてい
る。この関数回路は、マルチ・フアンアウト回路
５０、第１のＺ関数回路（No.１）５１、第２のＺ
関数回路（No.２）５２、第１のＳ関数回路（No.
１）５３、第２のＳ関数回路（No.２）５４、
MIN（フアジイ論理積）回路５５およびMAX（フ
アジイ論理和）回路５６から構成されている。変
数（入力）はｘで、最終的に得られる関数（出
力）はf_Xで与えられている。

マルチ・フアンアウト回路５０は、１つの入力
電流ｘから、これと同じ値でかつ同じ向きの複数
（ここでは４つ）の電流ｘを生成するものであり、
その具体的構成の一例が第２０図に示されてい
る。この回路は、入力電流の向きを反転するため
の電流ミラー５８と、この電流ミラー５８の出力
側に接続され、入力電流と同じ値でかつ逆向きの
複数（４つ）の出力電流を発生する多出力（マル
チ・ドレイン）電流ミラー５９とから構成されて
いる。

マルチ・フアンアウト回路５０の４つの出力電
流ｘはそれぞれＺ関数回路５１，５２、Ｓ関数回
路５３，５４に入力している。Ｚ関数回路５１，
５２はそれぞれ第５図に示すものと同じであり、
それらのブレーク・ポイントはZ_B1、Z_B2で、出力
電流はf_ZX1、f_ZX2でそれぞれ表わされている。Ｓ
関数回路５３，５４はそれぞれ第９図に示すもの
と同じであり、それらのブレーク・ポイントは
S_B1、S_B2で、出力電流はf_SX1、f_SX2でそれぞれ表現
されている。したがつて、勾配はここでは１、−
１である。

第２のＺ関数回路５２の出力f_ZX2および第２の
Ｓ関数回路５４の出力f_SX2はMIN回路５５に与え
られる。第２１図Ａに示されているように、これ
らの回路５２，５４のブレーク・ポイントがS_B2
≦Z_B2の条件を満たしたとすると、これらの回路
５２，５４の出力のMIN演算結果は台形上の関
数すなわちπ関数となる。このπ関数（MIN回
路５５の出力）をf〓_xで表わす。MIN演算は、複
数の入力値（ここでは２入力値）のうち最も小さ
い値（小さい方の値）を選択する演算であるから
である。

MIN回路５５の出力f〓_x、ならびに第１のＺ関
数回路５１の出力f_ZX1および第１のＳ関数回路５
３の出力f_SX1はMAX回路５６に与えられる。
MAXは複数の入力値の最も大きい値を選択する
演算である。関数のグレード１に対応する電流値
をI0とする。第２１図Ａを再び参照して、Z_B1＋
2I0≦S_B2、Z_B2≦S_B1−2I0の条件を満足するように
これらのブレーク・ポイントを選択すると、
MAX回路５６の出力はＷ関数を表わす。

これらの関数回路５１〜５４における電流ミラ
ー（第５図の符号２５、第９図の符号３５）を、
勾配の切替可能な電流ミラー（第１５図の電流ミ
ラー２５Ａなど）に置き換えることが可能であ
る。このようにした場合の制御端子に与えられる
制御信号が第１９図にはV_Z1、V_Z2、V_S1、V_S2で
与えられている。これらの制御信号のレベル設定
によつて、たとえば第２１図Ｂに示すようにＷ関
数の４つの勾配の任意のものを独立に１以外の値
にすることが可能である。第２１図ＢはV_Z1＝
V_S2＝Ｈ、V_Z2＝V_S1＝Ｌに設定した状態を示して
いる。勾配の切替は以下に述べる任意の関数にお
いても可能であることはいうまでもない。

次に、第１９図の回路がブレーク・ポイント値
の設定に応じて９個のフアジイ・メンバーシツプ
関数を実現できることを示す。第４４図および第
２１図Ａを参照して話を進める。

また、以下の説明でH_Iは入力電流の最大値に
上述のI0（たとえば10μA）を加えた値（［最大入
力電流値］＋I0）よりも大きな値に設定すること
を意味し、L_Iは−I0以下の値に設定することを意
味する。D.C.はドント・ケア（Don′t Care）、す
なちいかなる値でもよいことを示す。

第１９図の回路が９個の関数回路のそれぞれを
実現する条件は次の通りである。

φ関数 Z_B1＝L_I、S_B1＝H_I、S_B2＝＝H_I、Z_B2＝D.C. または、 Z_B1＝L_I、S_B1＝H_I、Z_B2＝L_I、S_B2＝D.C. １関数 Z_B1＝H_I、他（すなわちZ_B2、S_B1、S_B2）はD.C. （ここでZ_B1は、最大入力電流値よりも大きけ
ればよいが、制御信号の種類を増大させないよう
にするために充分条件としてZ_B1＝H_Iとした。） または、S_B1＝L_I、他はD.C. （S_B1は0A以下であればよいが、制御信号の種
類の増大を抑える意味でS_B1＝L_Iとした。） または、S_B2＝L_I、Z_B2＝H_I、他はD.C. （上記と同じように、S_B2は0A以下であればよ
く、Z_B2は最大入力電流以上であればよい。） Ｚ関数 S_B1＝H_I、S_B2＝H_I、Z_B2＝D.C. （この場合、Z_B1がブレーク・ポイントとな
る。） または、S_B1＝H_I、Z_B2＝L_I、S_B2＝D.C. （この場合もZ_B1がブレーク・ポイントとな
る。） または、S_B1＝H_I、S_B2＝L_I、Z_B1＝L_I （この場合、Z_B2がブレーク・ポイントとなる。
また、S_B2は0A以下であればよい。） Ｓ関数 Z_B1＝L_I、Z_B2＝L_I、S_B2＝D.C. （この場合、S_B1がブレーク・ポイントとな
る。） または、Z_B1＝L_I、S_B2＝H_I、Z_B2＝D.C. （この場合もS_B1がブレーク・ポイントとな
る。） または、Z_B1＝L_I、S_B1＝H_I、Z_B2＝H_I （この場合はS_B2がブレーク・ポイントとなる。
S_B2は最大入力電流値よりも大きな値であればよ
い。） π関数 Z_B1＝L_I、S_B1＝H_I、S_B2≦Z_B2 （ブレーク・ポイントはS_B2とZ_B2である。S_B2
＝Z_B2の場合には、第４図に鎖線で示すように三
角形状となる。） Ｕ関数 S_B2＝H_I、Z_B2＝D.C.、Z_B1＋I0≦S_B1−I0 （ブレーク・ポイントはZ_B1とS_B1である。Z_B1
＋I0＝S_B1−I0の場合には、第４図に鎖線で示す
形となる。） または、Z_B2＝L_I、S_B2＝D.C.、Z_B1＋I0≦S_B1−
I0 Ｎ関数 Z_B1＝L_I、S_B2≦Z_B2≦S_B1−2I0 （ブレーク・ポイントはS_B2、Z_B2、S_B1であ
る。） И関数 S_B1＝H_I、Z_B1＋2I0≦S_B2≦Z_B2 （ブレーク・ポイントはZ_B1、S_B2、Z_B2であ
る。） Ｗ関数 Z_B1＋2I0≦S_B2≦Z_B2≦S_B1−2I0 （上述した通りである。） 第１９図において、符号５５で示された回路を
MAX回路に、同５６をMIN回路にそれぞれ置き
かえることによつて、第４図の10関数のうちＷ関
数を除く９関数を実現できることは容易に理解で
きよう。

(3.7) MIN回路とMAX回路（第２２図、第２
３図、第２４図、第２５図、第２６図、第２７
図、第２８図） 第１９図のプログラマブル・マルチ・メンバー
シツプ関数回路で用いられているMIN（フアジイ
論理積）回路およびMAX（フアジイ論理和）回
路の詳細は、出願人による出願（たとえば特願昭
59−57121）に記載されているが、ここに簡単に
説明しておく。

MIN演算は次のように定義される μ_X∩_Y＝μ_Y μ_X （μ_X＞μ_Y） （μ_X≦μ_Y） ……(5) ここで、μ_X、μ_Yはメンバーシツプ関数をそれぞ
れ表わしている。

MIN回路をMOS FETで実現した回路が第２
２図に示されている。入力電流は便宜的にμ_X、μ_Y
で表わされ、出力電流（MIN演算結果）はμ_Zで
与えられている。

入力電流μ_Xは電流ミラー６１でその向きが反転
される。入力電流μ_Yは電流ミラー６６と６７とか
らなるマルチ・フアンアウト回路に入力し、これ
によつて等しい値の２つの電流μ_Yが生成される。

ワイヤードOR６２には吐き出し入力電流μ_Xと
吸い込み入力電流μ_Yとが与えられ、このワイヤー
ドOR６２は電流ミラー６３に接続されている。
電流ミラー６３はダイオードとしても作用し、ワ
イヤードOR６２と電流ミラー６３とによつてフ
アジイ限界差回路が構成されている。したがつ
て、電流ミラー６３の吸い込み出力電流は次式で
与えられる。

μ_Yμ_X＝μ_Y−μ_X ０ （μ_Y≧μ_X） （μ_Y＜μ_X） ……(6) 同じように、ワイヤードOR６４とダイオード
６５とによつて限界差回路が構成され、この
MIN回路の吐き出し出力電流は次式で与えられ
る。

μ_Z＝μ_Y−（μ_Y−μ_X）＝μ_X μ_Y−０＝μ_Y （μ_Y≧μ_X） （μ_Y＜μ_X） ……(7) 第(7)式は第(5)式と同じである。

MIN回路をバイポーラ・トランジスタによつ
て構成した例が第２３図に示されている。第２２
図の回路との対比から、第２３図の回路がMIN
演算を行なうことは容易に理解できよう。

第２４図は第２３図の回路の入出力特性の測定
結果を示している。一方の入力μ_Yがパラメータと
して用いられている。第２３図の回路において、
PNPトランジスタとしてはTA５７が、NPNト
ランジスタとしてはTA７８がそれぞれ使用され
た。

第１９図において、MAX回路５６の入力は３
つである。一般に２入力のMAX回路は簡単に構
成することができる。３入力のMAX回路を構成
するには、第２５図に示されているように、２入
力のMAX回路５６Ａ，５６Ｂを２段に接続すれ
ばよい。

第２６図は、２入力のMAX回路（５６Ａまた
は５６Ｂ）をMOS FETを用いて構成した例を
示している。フアジイMAX演算は次式で定義さ
れる。

μ_X∪_Y＝μ_X μ_Y （μ_X＞μ_Y） （μ_X≦μ_Y） ……(8) 入力電流μ_Yは２出力電力ミラー７１に入力し、
これによつて入力電流と方向が逆の２つの電流μ_Y
が生成され、一方はワイヤードOR７２に入力
し、他方は電流ミラー７５でその向きが再び反転
されワイヤードOR７４に与えられる。

ワイヤードOR７２には入力電流μ_Xも入力して
いる。ワイヤードOR７２とダイオード７３とに
より限界差回路が構成されダイオード７３からは
次式で与えられる電流が出力され、ワイヤード
OR７４に流れていく。

μ_Xμ_Y＝μ_X−μ_Y ０ （μ_X＞μ_Y） （μ_X≦μ_Y） ……(9) ワイヤードOR７４において、この電流μ_Xμ_Y
に電流μ_Yが加算されるから、結局、出力電流μ_Zは
次のようになる。

μ_Z＝μ_X−μ_Y＋μ_Y＝μ_X ０＋μ_Y＝μ_Y （μ_X＞μ_Y） （μ_X≦μ_Y） ……(10) 第(10)式は第(8)式と同じ内容を表わしている。

第２７図は、MAX回路をバイポーラ・トラン
ジスタで構成した例を示している。第２７図にお
いて、第２６図に示すものと対応するものには同
じ符号にＡを付けて示してある。第２７図の回路
は第２６図の回路と全面的には対応していない。
第２６図の２つの電流ミラー７１，７５が第２７
図では３つの電流ミラー７６，７７，７８によつ
て置換されている。

複数のコレクタをもつバイポーラ・トランジス
タによつて多出力電流ミラーを構成した場合に、
いずれか少なくとも１つの出力用コレクタが開放
されるとそのコレクタに飽和が生じ、他の出力用
コレクタの出力電流に誤差が生じる。いかなる場
合にも多出力電流ミラーのコレクタに飽和を生じ
させないようにするためには、ある程度のコレク
タ・エミツタ電圧を確保することが必要である。
第２７図の回路は、電流ミラー７８のような入力
抵抗の小さい回路を多出力電流ミラー７７のコレ
クタに接続することにより、コレクタの飽和を防
止している。多出力電流ミラーにおけるコレクタ
の飽和を回避するための対策については、出願人
による特許出願、特願昭59−263386に詳述されて
いる。

第２７図のMAX回路のμ_Yをパラメータとする
入出力特性の測定結果の一例が第２８図に示され
ている。

(3.8) 簡略化されたプログラマブル・マルチ・
メンバーシツプ関数回路（第２９図、第３０
図） 第２９図は、Ｓ関数回路を基調として簡略化さ
れたプログラマブル・マルチ・メンバーシツプ関
数回路を示している。ここでは、Ｐ−MOS
FETが使用されている。したがつて、第９図に
示すＳ関数回路とは電流の向きが逆になつてい
る。また、入力電流はx_i、出力電流はＺで示され
ている。

多出力電流ミラー８１は１つの入力電流x_iから
これを同じ値でかつ向きが逆の３つの電流x_iを生
成する。これらの電流x_iは以下に述べる３つの回
路の入力電流となる。

第１のＳ関数回路は、ワイヤードOR８４、電
流ミラー８５、ワイヤードOR８７およびダイオ
ード接続MOS FET８８から構成されている。
第９図と対比すると、これらの素子はワイヤード
OR３４、電流ミラー３５、ワイヤードOR３７
およびダイオード接続MOS FET３８にそれぞ
れ対応する。ワイヤードOR８４にはブレーク・
ポイントとしてx₁＋１の値の吐き出し入力電流が
与えられている。第９図との対比から、および第
２９図の電流の向きを示す矢印に対応して表わさ
れたグラフから、この第１のＳ関数回路の動作は
容易に理解できよう。

第２のＳ関数回路は、ワイヤードOR９４、電
流ミラー９５、ワイヤードOR９７および電流ミ
ラー９８から構成されている。電流ミラー９８は
ダイオード作用とともに電流の向きを反転する作
用をもつ。ブレーク・ポイントはx₂であり、説明
の便宜上、x₂−１≧x₁＋１の条件を満たすものと
する。

さらに、ブレーク・ポイントx₃（x₃≧x₂）から
上り勾配（勾配は１）の値をもつ関数（以下、こ
れを上り勾配関数という）を発生する回路が設け
られ、この回路は、ワイヤードOR９２とダイオ
ード接続MOS FET９３とから構成されている。
ワイヤードOR９２に、x₃の値の吐き出し入力電
流が与えられている。

この上り勾配関数回路の出力電流は、ワイヤー
ドOR９６において第２のＳ関数回路に入力して
いる。このワイヤードOR９６では、上り勾配関
数回路の出力電流が減算され、かつ電流ミラー９
８によつて逆方向電流が阻止されるので、電流ミ
ラー９８の出力電流はπ関数を表わすものとなる
（ブレーク・ポイントx₂、x₃）。

このπ関数を表わす電流は、ワイヤードOR８
６において第１のＳ関数回路に入力し、そこを流
れる電流から減算される。したがつて、出力電流
Ｚは、あたかもＳ関数からπ関数が減算された形
となり、これはＮ関数を表わしている。

第２９図の回路において、ダイオード接続
MOS FET９９および８９が追加されている。
これらのFETは次のように働く。すなわち、電
流ミラー８１とダイオード接続MOS FET９３
のソース・ドレイン間には、電流ミラー９８およ
びダイオード接続MOS FET９９のソース・ゲ
ート間のしきい値電圧が加わり、これらの正常な
動作を可能にする。また、ダイオード接続MOS
FET９９と電流ミラー９８のソース・ドレイン
間には２個のダイオード接続MOS FET８８と
８９のソース・ドレイン間の電圧（すなわち、こ
れらのしきい値の和）が加わり、正常な動作を可
能にしている。

第２９図の回路は、上述した10個の関数のうち
И関数、Ｗ関数およびＭ関数を除く７個の関数
を、次のようにして実現することができる。

φ関数 x₁＝H_I、x₂、x₃＝D.C. （H_Iは、［最大入力電流］＋I₀に設定することを
意味する。I₀はグレード１に対応する電流値であ
る。φ関数の場合には、x₁≧［最大入力電流］で
あればよい。） または、x₂＝L_I、x₃＝H_I、x₁＝D.C. （L₁は−I₀に設定することを意味する。φ関数
の場合にはx₂≦０であればよい。またx₃≧［最大
入力電流］であればよい。） １関数 x₁＝L_I、x₂＝H_I、x₃＝D.C. または、x₁＝L_I、x₃＝L_I、x₂＝D.C. Ｚ関数 x₁＝L_I、x₃＝H_I （x₃≧［最大入力電流］であればよい。x₂−１
がブレーク・ポイントとなる。） Ｓ関数 x₂＝H_I、x₃＝D.C. （x₁＋１がブレーク・ポイントとなる。） または、x₁＝L_I、x₂＝L_I （x₂≦０であればよい。x₃＋１がブレーク・ポ
イントとなる。） π関数 x₃＝H_I （x₃≧［最大入力電流］であればよい。x₁＋１、
x₂−１がブレーク・ポイント。） Ｕ関数 x₁＝L_I （x₂、x₃がブレーク・ポイント。） Ｎ関数 上述の条件、すなわち x₁＋２≦x₂≦x₃＋２ 第２９図の回路はＳ関数回路を基調としてい
る。Ｚ関数回路を基調とすることによつても、簡
略化されたプログラマブル・マルチ・メンバーシ
ツプ関数回路を実現することができる。すなわ
ち、第３０図Ａに示すような値をもちかつx₁をブ
レーク・ポイントとするＺ関数回路を上述の第１
のＳ関数回路に代えて設ける。そして、このＺ関
数から、第３０図Ｂに示すようなπ関数を減算す
れば、第３０図Ｃに示すようにИ関数出力が得ら
れる。ただし、x₂≦x₃≦x₁−１が条件である。

このような回路においては、x₁、x₂、x₃の条件
を変えることにより、上記10関数のうちＮ関数、
Ｗ関数およびＭ関数を除く７種類の関数が実現で
きるのは容易に理解できよう。

(3.9) 拡張されたプログラマブル・マルチ・メ
ンバーシツプ関数回路（第３１図、第３２図、
第３３図） 第３１図は、第２９図のメンバーシツプ関数回
路を拡張したものである。拡張には２つの意味が
ある。その１つは、２種類のグレードα、βを設
けた点である。上述のすべての回路においては、
最大グレードは常に１に固定されていたが、１〜
０の間で可変な値α、βが新たなグレード・パラ
メータとして用意されている。もう１つは、第３
１図の出力電流Ｚのグラフからも分るように、新
たなグレード・パラメータの導入にともなつてＭ
型の変形ともいうべき新しいメンバーシツプ関数
形態を創設した点にある。

第３１図において、第２９図に示すものと同一
素子には同一符号にＡを添えて示してある。以
下、第２９図に示すものと異なる点についてのみ
説明する。

多出力電流ミラー８１Ａは４つの入力電流x_iを
生成するものとなつている。

第１のＳ関数回路において、ワイヤードOR８
４Ａには値x₁の吐き出し入力電流が与えられてい
る。ワイヤードOR８７Ａにはαの値の吐き出し
入力電流が与えられている。

第１のＳ関数回路の２つのワイヤードOR８７
Ａと８６Ａとの間に、新たにワイヤードOR８９
が設けられここに、新たに設けられた上り勾配関
数回路（第１の上り勾配関数回路）の出力電流が
流入している。この第１の上り勾配関数回路は、
ワイヤードOR８２とダイオード接続MOS FET
８３とからなり、そのブレーク・ポイントはx₄で
ある。

したがつて、第１のＳ関数回路と第１の上り勾
配関数回路とによつて、第１のπ関数（ブレー
ク・ポイントx₁、x₄、グレードはα）が生成され
る。

第２のＳ関数回路において、そのワイヤード
OR９４Ａにはx₂＋βの吐き出し入力電流が与え
られ、ワイヤードOR９７Ａにはβの吐き出し入
力電流が与えられている。

このＳ関数回路に付属した上り勾配関数回路
（第２の上り勾配関数回路）のワイヤードOR９
２Ａにはx₃−βの吐き入し入力電流が与えられて
いる。電流ミラー９９はβの吐き出し入力を吸い
込み入力に反転するためのものである。

ワイヤードOR９４Ａ，９７Ａおよび９２Ａに
与えられるβの値の３つの入力電流は、多出力電
流ミラー（図示略）によつて生成することができ
るのはいうまでもない。

第２のＳ関数回路および第２の上り勾配回路に
よつて、x₂＋βおよびx₃−βにブレーク・ポイン
トをもちかつグレードがβの第２のπ関数が発生
する。

上述の第１のπ関数数から第２のπ関数がワイ
ヤードOR８６Ａで減算される結果、最大グレー
ドがαで中央部にβのへこみをもつＭ関数が得ら
れる。ただし、α≧β、x₁≦x₂、x₂＋2β≦x₃≦
x₄の条件が必要である。

第３１図の回路は、上述の10関数のうちＷ関数
を除く９関数を生成するように制御することが可
能であることに加えて、αとβの設定によつてそ
れらの変形をつくることもできる。

念のために、９関数からφ関数と１関数を除く
６つの関数を発生させる充分条件について示して
おく。

Ｚ関数 x₁＝x₂＝x₃＝L_I、α＝１、β＝D.C. （x₄がブレーク・ポイントとなる。） または、x₁＝L_I、α＝１、β＝１、x₃＝x₄＝
H_I （x₂がブレーク・ポイントとなる。） Ｓ関数 x₂＝x₃＝x₄＝H_I、α＝１、β＝D.C. （x₁がブレーク・ポイントとなる。） または、x₁＝x₂＝L_I、α＝β＝１、x₄＝H_I （x₃がブレーク・ポイントとなる。） π関数 α＝１、β＝０、x₂、x₃＝D.C. （x₁、x₄がブレーク・ポイントとなる。） または、x₃＝x₄＝H_I、α＝β＝１ （x₁、x₂がブレーク・ポイントとなる。） またはx₁＝x₂＝L_I、α＝β＝１ （x₃、x₄がブレーク・ポイントとなる。） Ｕ関数 x₁＝L_I、x₄＝H_I、α＝β＝１ （x₂、x₃がブレーク・ポイントとなる。） Ｎ関数 x₄＝H_I、α＝β＝１ （x₁、x₂、x₃がブレーク・ポイントとなる。） И関数 x₁＝L_I、α＝β＝１ （x₂、x₃、x₄がブレーク・ポイントとなる。） Ｍ関数 α≦x₁≦x₂、x₂＋2β≦x₃≦x₄、α＝β＝１ （x₁、x₂、x₃、x₄がブレーク・ポイントとな
る。） 第３１図の回路もまたＳ関数を基調としている
が、Ｚ関数を基調とすることによつても、拡張さ
れたプログラマブル・マルチ・メンバーシツプ関
数回路を実現できるのはいうまでもない。

第３２図は、第３１図の回路を変形し、勾配を
１と２との間で切換えることができるようにした
ものである。第３１図の電流ミラー８５Ａ，９５
Ａは勾配切替可能な電流ミラー８５Ｂ，９５Ｂで
それぞれ置換されている。これらの電流ミラー８
５Ｂ，９５Ｂは第１５図の電流ミラー２５Ａ、第
１７図の電流ミラー３５Ａと同じものである。

ダイオード接続FET８３，９３Ａもまた、勾
配切替可能な電流ミラー８３Ｂ，９３Ｂで置きか
えられかつ電流の向きを修正するためにそれらの
前段に電流ミラー８３Ｃ，９３Ｃがそれぞれ設け
られている。

ワイヤードOR９４Ａ，９２Ａには簡略化のた
めにそれぞれ電流x₂、x₃が与えられている。

電流ミラー８５Ｂ，８３Ｂ，９５Ｂ，９３Ｂは
Ｐ−MOS FETで構成されているから、それら
の制御電圧信号V_C1〜V_C4がＬレベルになるとス
イツチング用FETがオンとなり、勾配が２また
は−２となり、出力電流Ｚは第３３図に破線で示
す形となる。もちろん、制御電圧V_C1〜V_C4は相
互に独立に調整できるのはいうまでもない。

(3.10) クリスプ集合に適用可能なＳ関数回路
（第３４，３５図） 第３４図の回路は、Ｓ関数回路（第９図または
第３２図）クリスプ集合にも適用できるように改
良したものである。またここでは、勾配の切替回
路が設けられている。第９図（または第３２図）
との対比において、ワイヤードOR１０４が同３
４（または８４Ａ）に、切替可能な電流ミラー１
０５が電流ミラー３５（または８５Ｂ）に、ワイ
ヤードOR１０７が同３７（または８７Ａ）に、
ダイオード１０８がダイオード接続FET３８
（または８８）にそれぞれ対応している。勾配の
切替は制御信号V_C1によつて行なわれる。

したがつて、ワイヤードOR１０４と電流ミラ
ー１０５との間に接続されたスイツチング素子と
してのＰ−MOS FET１０６、およびワイヤー
ドOR１０７と値αの電流源（図示略）との間に
並列に接続されたスイツチング素子としてのＮ−
MOS FET１０１、Ｐ−MOS FET１０２が新
たに設けられている。FET１０２，１０６は制
御信号V_C2によつてオン、オフ制御される。FET
１０１は、結節点１０９の電位によつて制御され
る。この結節点１０９はワイヤードOR１０４と
値x₁の電流源（図示略）との間に設けられ、ここ
に流入、流出する電流の大小によつてそのレベル
がＨまたはＬレベルに変化する。

フアジイ集合においては、あるものがフアジイ
集合に属するかどうかは、属する度合いですなわ
ち１〜０の連続的な値で表わされる。したがつ
て、この度合いを表わすメンバーシツプ関数は、
上述してきたように勾配のある部分をもつてい
る。これに対して、クリスプ集合では、あるもの
がクリスプ集合に属するかどうかは１または０で
明解に表わされる。クリスプ集合のメンバーシツ
プ関数は１から０または０から１に不連続に変化
する部分（無限大の勾配の部分）をもつ。

さて、第３４図において、制御電圧V_C2がＬレ
ベルの場合には、２つのFET１０２，１０６が
オンである。FET１０１はFET１０２に並列に
接続されているからそれがオンであつてもオフで
あつても、第３４図の回路はフアジイ集合メンバ
ーシツプＳ関数回路として働く。そして、制御電
圧V_C1がＨであれば勾配は１で、Ｌのときには勾
配が２となる。このときの入出力特性が第３５図
に実線と波線でそれぞれ示されている。

制御電圧V_C2がＨレベルになると、FET１０
６，１０２はともにオフとなる。したがつて、
FET１０６がオフであると、入力電流x_iは電流ミ
ラー１０５には流入せず、ワイヤードOR１０４
が結節点１０９に向つて流れることになる。
FET１０２がオフであると、ワイヤードOR１０
７に吐き出し入力電流αが与えられるかどうかは
FET１０１の状態に依存する。

x_i＜x₁のときには、結節点１０９の電位はＬレ
ベルであつて、FET１０１はオフである。した
がつて、出力電流ＺはＯである。x_i≧x₁になる
と、結節点１０９がＨレベルになり、FET１０
１がオンとなる。電流αはワイヤードOR１０７
からFET１０１を通つて流れる。電流ミラー１
０５の出力電流は０であるから、結局、出力電流
Ｚはαに等しくなる。このようにして、第５図に
鎖線で示すように、x_i＝x₁において０から１に反
転する出力Ｚが得られる。制御電圧V_C2がＨレベ
ルのときは、制御電圧V_C1のレベルＨ、Ｌどちら
でもよい。

Ｓ関数回路とＺ関数回路の相違は、上述したよ
うにブレーク・ポイントを定める電流の向きが異
なるのみである。したがつて、第３４図の回路の
考え方をそのまま適用し、構成要素としての
MOS FETをＰタイプまたはＮタイプに適宜選
択することにより、クリスプ集合に適用可能なＺ
関数回路も同じように構成することができる。

ダイオード１０８を除く鎖線で示す回路１００
は、後に第４０図において用いられるので、ここ
で便宜的にＳ関撰回路の主要部と呼ぶことにす
る。

(3.11) クリスプ集合に適用可能な上り勾配関数
回路（第３６図、第３７図） 第３６図の回路は、第３２図に示されている勾
配切替機能をもつ上り勾配関数回路（ワイヤード
OR８２、電流ミラー８３Ｃおよび勾配切替可能
な電流ミラー８３Ｂからなる回路、またはワイヤ
ードOR９２Ａ、電流ミラー９３Ｃおよび勾配切
替可能な電流ミラー９３Ｂからなる回路）を、ク
リスプ集合に適用できるように改良したものであ
る。

第３２図との対比において、ワイヤードOR１
０２は同８２（または９２Ａ）に、電流ミラー１
０３Ｃが同８３Ｃ（または９３Ｃ）に、勾配切替
可能な電流ミラー１０３Ｂが同８３Ｂ（または９
３Ｂ）にそれぞれ対応している。ただ、電流ミラ
ー１０３Ｃと勾配切替可能な電流ミラー１０３Ｂ
の接続順序は、電流ミラー８３Ｃ（または９３Ｃ）
と勾配切替可能な電流ミラー８３Ｂ（または９３
Ｂ）の接続順序と前後が逆になつている。またこ
れらの電流ミラーを構成するFETのＰタイプと
Ｎタイプとが入れかえられている。そうして、勾
配切替可能な電流ミラー１０３Ｂは２つの出力用
ドレインをもつ電流ミラー１０８とその出力用ド
レインのうちの１つをスイツチングするFET１
０９とから構成されている。FET１０９は制御
信号V_C3によつてオン、オフ制御される。また、
電流ミラー１０８のゲート接続ドレインを開放す
るためのＮ−MOS FET１０７が新たに加えら
れている。このFET１０７は制御信号V_C4によつ
て制御される。

第３６図の回路は、第１５図と対比するとその
構成がよく分る。第１５図に示された回路に、
FET１０７および電流ミラー１０３Ｃが追加さ
れているだけである。

制御信号V_C4がＨレベルの場合には、この回路
が第３２図のフアジイ集合のための上り勾配回路
と同じ働きをする。すなわち、V_C4がＨであれ
ば、FET１０７がオンとなる。このときには、
出力電流Ｚの働きは制御信号V_C3によつて定ま
り、出力電流Ｚは第３７図に実線および破線で示
す入出力特性を示す。

制御電圧V_C4がＬレベルになるとFET１０７は
オフとなる。FET１０７がオフとなることによ
つて、FET１０８はもはや電流ミラーとして働
くことはなく、単なる増幅器となる。

x_i＜x₁の場合には、FET１０８のゲートに流入
する電流は０であるから、出力電流Ｚは当然に０
である。

x_i≧x₁になり、わずかの値でもFET１０８に流
入しようとする電流があると、これがFET１０
８によつて増幅され、その出力側には急峻に増大
する電流が流れる。したがつて、第３７図に鎖線
で示すように、x_i＝x₁でほぼ垂直に立上る出力電
流Ｚの入出力特性が得られる。

第３６図の回路は、第３８図において用いられ
るので、特に符号１１０が付けられている。

(3.12) クリスプ集合に適用可能なプログラマブ
ル・マルチ・メンバーシツプ関数回路（第３８
図） 第３８図は、第３４図に示されたクリスプ集合
に適用可能なＳ関数回路の主要部１００および第
３６図に示されたクリスプ集合に適用可能な上り
勾配関数回路１１０を、第３２図に示された拡張
されたプログラマブル・マルチ・メンバーシツプ
関数回路に適用してこれを改良することにより得
られるクリスプ集合に適用可能なプログラマブ
ル・マルチ・メンバーシツプ関数回路を示してい
る。

第３８図において、第３２図に示すものと同一
物には同一符号が付けられている。また、第３４
図の回路１００は２つ用いられているのでこれを
１００Ａ，１００Ｂで示し、同様に第３６図の回
路１１０もまた２つ用いられているのでこれらが
１１０Ａ，１１０Ｂで示されている。

回路に流れる電流を示す矢印に対応して示され
たグラフから、第３８図の回路においては、パラ
メータx₁〜x₄、α、βを変えることによりＭ関数
をはじめとして多くのタイプのフアジイ・メンバ
ーシツプ関数を表わす出力電流Ｚが得られること
は容易に理解できよう。また、制御電圧V_C11〜
V_C14、V_C21〜V_C24のレベルを切替えることによ
り、勾配を変えることもできるし、多くのタイプ
のクリスプ・メンバーシツプ関数を発生させるこ
とも可能である。

【図面の簡単な説明】

第１図Ａは一般的なメンバーシツプ関数を示
し、第１図Ｂは直線で近似された実際的なメンバ
ーシツプ関数を示している。第２図はフアジイ制
御システムの概念を示すものである。第３図は、
学習機能を備えたフアジイ・システムの概念を示
すブロツク図である。第４図は、種々のタイプの
メンバーシツプ関数を示すグラフである。第５図
は、MOS FETを用いて構成されたＺ関数回路
を示す回路図であり、第６図はその入出力特性を
示すグラフである。第７図は、入出力特性の測定
のためにバイポーラ・トランジスタを用いて構成
されたＺ関数回路を示す回路図であり、第８図
は、測定された入出力特性を示すグラフである。
第９図はMOS FETを用いて構成されたＳ関数
回路を示す回路図であり、第１０図はその入出力
特性を示すグラフである。第１１図は、入出力特
性測定のためにバイポーラ・トランジスタを用い
て構成されたＳ関数回路を示し、第１２図は測定
された入出力特性を示すグラフである。第１３図
は、メンバーシツプ関数の実際的な一例を示すグ
ラフである。第１４図は、メンバーシツプ関数お
よびその変数と回路の入出力電流との対応のさせ
方によつて勾配が任意に設定できる様子を示すグ
ラフである。第１５図は、勾配を２つに切替える
ことのできるＺ関数回路の一部を示す回路図であ
り、第１６図はその入出力特性を示すグラフであ
る。第１７図は、勾配を３つに切替えることので
きるＳ関数回路の一部を示す回路図であり、第１
８図はその入出力特性を示すグラフである。第１
９図は、プログラマブル・マルチ・メンバーシツ
プ関数回路の一例を示すブロツク図である。第２
０図はマルチ・フアンアウト回路の一例を示す回
路図である。第２１図Ａは、Ｚ関数とＳ関数のフ
アジイMIN演算およびフアジイMAX演算によつ
てＷ関数が生成される様子を示すものであり、同
図Ｂは勾配の切替えられたＷ関数を示すグラフで
ある。第２２図は、MOS FETを用いて構成さ
れたMIN回路を示す回路図である。第２３図は、
入出力特性測定のためにバイポーラ・トランジス
タを用いて構成されたMIN回路を示すものであ
り、第２４図は測定されたその入出力特性を示す
グラフである。第２５図は、２つの２入力MAX
回路を組合せることにより構成された３入力
MAX回路を示すブロツク図である。第２６図
は、MOS FETを用いて構成されたMAX回路を
示す回路図である。第２７図は、入出力特性測定
のためにバイポーラ・トランジスタを用いて構成
されたMAX回路を示すものであり、第２８図は
測定されたその入出力特性を示すグラフである。
第２９図は、Ｓ関数回路を基調とした簡略化され
たプログラマブル・マルチ・メンバーシツプ関数
回路の一例を示す回路図である。第３０図は、Ｚ
関数を基調として同様に簡略化されたプログラマ
ブル・マルチ・メンバーシツプ関数回路をつくる
ことができることをグラフによつて示すものであ
る。第３１図は拡張されたプログラマブル・マル
チ・メンバーシツプ関数回路を示す回路図であ
る。第３２図は、勾配切替機能をもつ拡張された
プログラマブル・マルチ・メンバーシツプ関数回
路を示す回路図であり、第３３図はその入出力特
性を示すグラフである。第３４図は、クリスプ集
合に適用可能なＳ関数回路を示す回路図であり、
第３５図はその入出力特性を示すグラフである。
第３６図は、クリスプ集合に適用可能な上り勾配
関数回路を示す回路図であり、第３７図はその入
出力特性を示すグラフである。第３８図は、クリ
スプ集合に適用可能なプログラマブル・マルチ・
メンバーシツプ関数回路を示す回路図である。 ２５Ａ，３５Ａ，８３Ｂ，８５Ｂ，９３Ｂ，１
０５，１０３Ｂ……勾配切替可能な電流ミラー、
４１，４４，１０８……多出力電流ミラー、４
２，４５，４６，１０９……スイツチング素子。

Claims (1)

1. 【特許請求の範囲】 １ 与えられた入力変数の値に対応するメンバー
   シツプ関数値を出力するメンバーシツプ関数装置
   において、 メンバーシツプ関数の形状の入力変数軸上にお
   ける変曲点の位置を設定する手段、 設定された変曲点の少なくともいずれか一方の
   側においてメンバーシツプ関数の勾配を選択的に
   設定する勾配設定手段、 設定された変曲点の少なくともいずれか一方の
   側において、メンバーシツプ関数値として０また
   は１を出力するように設定するクリスプ集合設定
   手段、および 上記勾配設定手段と上記クリスプ集合設定手段
   の一方を与えられた指令に応答して能動化する手
   段、 を備えたことを特徴とするメンバーシツプ関数装
   置。