JPH0535519B2 - - Google Patents
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- Publication number
- JPH0535519B2 JPH0535519B2 JP60024748A JP2474885A JPH0535519B2 JP H0535519 B2 JPH0535519 B2 JP H0535519B2 JP 60024748 A JP60024748 A JP 60024748A JP 2474885 A JP2474885 A JP 2474885A JP H0535519 B2 JPH0535519 B2 JP H0535519B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- access time
- data
- serially
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス・デコーダに係り、特に集積
回路メモリなどに使用されるアドレス・デコーダ
の配置に関する。
回路メモリなどに使用されるアドレス・デコーダ
の配置に関する。
ランダム・アクセス可能なデータ入出力端子と
ともに、シリアル・アクセス可能なデータ入出力
端子を持ち、ランダム・アクセスと同時にシリア
ル・アクセスのできるデユアル・ポート・メモリ
においては、ランダム・アクセスされるアドレス
とシリアル・アクセスされるアドレスとの対応が
必要である。そしてシリアル・アクセスされるデ
ータは、第一アドレスから始まり、最終アドレス
までインクリメントされたら、最終アドレスの次
に第一アドレスがアクセスされるという閉鎖ルー
プを形成し、そのアクセスタイムは、各アドレス
間のアクセスタイムの最悪のアクセスタイムで決
定される。
ともに、シリアル・アクセス可能なデータ入出力
端子を持ち、ランダム・アクセスと同時にシリア
ル・アクセスのできるデユアル・ポート・メモリ
においては、ランダム・アクセスされるアドレス
とシリアル・アクセスされるアドレスとの対応が
必要である。そしてシリアル・アクセスされるデ
ータは、第一アドレスから始まり、最終アドレス
までインクリメントされたら、最終アドレスの次
に第一アドレスがアクセスされるという閉鎖ルー
プを形成し、そのアクセスタイムは、各アドレス
間のアクセスタイムの最悪のアクセスタイムで決
定される。
従つて、シリアル・アクセスされるデータをス
トアするレジスタをシフトレジスタで構成し、一
行アドレス分のデータがストアされるものとした
時、前記シフトレジスタの読出順は列アドレスの
インクリメント順と同じ順序でなければならな
い。従来使用されている列デコーダの場合、最終
アドレスから第一アドレスへのアクセスタイム
は、最終アドレスから第一アドレスへの帰還線の
負荷容量などの寄生インピーダンスが、他のアド
レス間の寄生インピーダンスに比べて大きいた
め、他のアドレス間のアクセスタイムに比べて遅
く、このためシリアル・アクセスタイムが最終ア
ドレスから第一アドレスへのアクセスタイムで決
定される。
トアするレジスタをシフトレジスタで構成し、一
行アドレス分のデータがストアされるものとした
時、前記シフトレジスタの読出順は列アドレスの
インクリメント順と同じ順序でなければならな
い。従来使用されている列デコーダの場合、最終
アドレスから第一アドレスへのアクセスタイム
は、最終アドレスから第一アドレスへの帰還線の
負荷容量などの寄生インピーダンスが、他のアド
レス間の寄生インピーダンスに比べて大きいた
め、他のアドレス間のアクセスタイムに比べて遅
く、このためシリアル・アクセスタイムが最終ア
ドレスから第一アドレスへのアクセスタイムで決
定される。
前述したように、従来では一行アドレス分のデ
ータをシフトレジスタにストアし、シリアル・ア
クセスする時、そのシリアル・アクセスタイムは
最終アドレスから第一アドレスへのアクセスタイ
ムで決定される。この時、従来のアドレス・デコ
ーダの置列では前記シフトレジスタの最終アドレ
スから第一アドレスへのアクセスタイムは、最終
アドレスから第一アドレスへの帰還線の負荷容量
などの寄生インピーダンスが大きいため、高速化
が困難であるという欠点があつた。
ータをシフトレジスタにストアし、シリアル・ア
クセスする時、そのシリアル・アクセスタイムは
最終アドレスから第一アドレスへのアクセスタイ
ムで決定される。この時、従来のアドレス・デコ
ーダの置列では前記シフトレジスタの最終アドレ
スから第一アドレスへのアクセスタイムは、最終
アドレスから第一アドレスへの帰還線の負荷容量
などの寄生インピーダンスが大きいため、高速化
が困難であるという欠点があつた。
本発明の目的は、前述したような欠点を排除し
て、シリアル・アクセスされるデータをストアす
るシフトレジスタの各段の寄生インピーダンスを
ほぼ均等にし、シリアル・アクセスタイムの高速
化を計つたアドレス・デコーダを提供することに
ある。
て、シリアル・アクセスされるデータをストアす
るシフトレジスタの各段の寄生インピーダンスを
ほぼ均等にし、シリアル・アクセスタイムの高速
化を計つたアドレス・デコーダを提供することに
ある。
本発明のアドレス・デコーダの構成は、最上位
アドレスが“１”の時に選ばれる被選択位置と最
上位アドレスが“０”の時に選ばれる被選択位置
とを交互に配置し、かつアドレスがインクリメン
トされた時に前記最上位アドレスが“１”の時に
選ばれる被選択位置の移動方向と前記最上位アド
レスが“０”の時に選ばれる被選択位置の移動方
向とが互いに逆になるように配置したことを特徴
とする。
アドレスが“１”の時に選ばれる被選択位置と最
上位アドレスが“０”の時に選ばれる被選択位置
とを交互に配置し、かつアドレスがインクリメン
トされた時に前記最上位アドレスが“１”の時に
選ばれる被選択位置の移動方向と前記最上位アド
レスが“０”の時に選ばれる被選択位置の移動方
向とが互いに逆になるように配置したことを特徴
とする。
次に本発明を図面を用いて詳細に説明する。
第１図は本発明の実施例のアドレス・デコーダ
を示すブロツク図で、同図において、デユアル・
ポート・メモリのシリアル・アクセスされるデー
タをストアしたシフトレジスタ１が示されてい
る。シリアル・アクセスされる個々のデータをス
トアするレジスタY0，Y1，……，Y2oの符号０，
１，２，……，2oはそのアクセス順序を表わして
いる。
を示すブロツク図で、同図において、デユアル・
ポート・メモリのシリアル・アクセスされるデー
タをストアしたシフトレジスタ１が示されてい
る。シリアル・アクセスされる個々のデータをス
トアするレジスタY0，Y1，……，Y2oの符号０，
１，２，……，2oはそのアクセス順序を表わして
いる。
第２図は従来のシフトレジスタを示すブロツク
図で、同図においてシフトレジスタ２のシリア
ル・アクセスされる個々のデータをストアするレ
ジスタY0，Y1，……，Y2oの符号０，１，２，…
…，2oはそのアクセス順序を示している。
図で、同図においてシフトレジスタ２のシリア
ル・アクセスされる個々のデータをストアするレ
ジスタY0，Y1，……，Y2oの符号０，１，２，…
…，2oはそのアクセス順序を示している。
今、一行アドレス分のデータ数が2nであるデ
ータをストアし、そのデータをシリアル・アクセ
スする時、従来のアドレス・デコーダの配置だ
と、第２図のようにストアされ、このデータをシ
リアル・アクセスする時そのシリアル・アクセス
タイムは、第２図中のレジスタY2oからY0へのア
クセスタイムで決定されてしまう。そして、その
レジスタY2oからY0へのアクセスタイムは、前述
のように高速化が困難である。しかしながら、本
実施例の場合、レジスタY0，Y1，……，Y2oの一
行アドレス分のデータ数が2nであるデータは、
第１図のように、ストアされる。そして、第１図
のようにストアされたデータをシリアル・アクセ
スする時のシリアル・アクセスタイムは、レジス
タの各段の寄生インピーダンスがほぼ均等なた
め、レジスタY2oからY0へのアクセスタイムで決
定されることなく、シリアル・アクセスタイムの
高速化が計れる。
ータをストアし、そのデータをシリアル・アクセ
スする時、従来のアドレス・デコーダの配置だ
と、第２図のようにストアされ、このデータをシ
リアル・アクセスする時そのシリアル・アクセス
タイムは、第２図中のレジスタY2oからY0へのア
クセスタイムで決定されてしまう。そして、その
レジスタY2oからY0へのアクセスタイムは、前述
のように高速化が困難である。しかしながら、本
実施例の場合、レジスタY0，Y1，……，Y2oの一
行アドレス分のデータ数が2nであるデータは、
第１図のように、ストアされる。そして、第１図
のようにストアされたデータをシリアル・アクセ
スする時のシリアル・アクセスタイムは、レジス
タの各段の寄生インピーダンスがほぼ均等なた
め、レジスタY2oからY0へのアクセスタイムで決
定されることなく、シリアル・アクセスタイムの
高速化が計れる。
本発明によれば、以上説明したように、シリア
ル・アクセスタイムの高速化が計れるという効果
が得られる。
ル・アクセスタイムの高速化が計れるという効果
が得られる。
第１図は本発明の実施例のアドレス・デコーダ
を示すブロツク図、第２図は従来のアドレス・デ
コーダ配置のデユアル・ポート・メモリのシフト
レジスタを示すブロツク図である。 尚図において、Y0，Y1，…，Y2o……シリアル
アクセスされるデータをストアしているレジス
タ、１，２……シフトレジスタ。
を示すブロツク図、第２図は従来のアドレス・デ
コーダ配置のデユアル・ポート・メモリのシフト
レジスタを示すブロツク図である。 尚図において、Y0，Y1，…，Y2o……シリアル
アクセスされるデータをストアしているレジス
タ、１，２……シフトレジスタ。
Claims (1)
- １ 多数のレジスタが配列されたアドレス・デコ
ーダにおいて、最上位アドレスが“１”の時に選
ばれる第１の被選択位置と最上位アドレスが
“０”の時に選ばれる第２の被選択位置とが交互
に配置され、アドレスがインクリメントされた時
前記第１の被選択位置の移動方向と前記第２の被
選択位置の移動方向とが互いに逆になるように配
置されたことを特徴とするアドレス・デコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024748A JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024748A JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184781A JPS61184781A (ja) | 1986-08-18 |
| JPH0535519B2 true JPH0535519B2 (ja) | 1993-05-26 |
Family
ID=12146762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024748A Granted JPS61184781A (ja) | 1985-02-12 | 1985-02-12 | アドレス・デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184781A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232550A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | アドレスポインタ回路 |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
-
1985
- 1985-02-12 JP JP60024748A patent/JPS61184781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184781A (ja) | 1986-08-18 |
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