JPS6232550A - アドレスポインタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリ又はレジスタファイル等の記憶装置に
アクセスするアドレスポインタ回路に関するものである
。

〔従来の技術〕

第２図は従来の回路を示すブロック図で、図において（
１）ハアドレスレジスタ、（２）はデコーダ、（３）は
メモリ又はレジスタファイルである。アドレスレジスタ
（１）へはアドレスバスからアドレスがセットされる。

アドレスレジスタ（１）の内容はデコーダ（２）でデコ
ードされて、アドレスポインタ線のうちの当該アドレス
に対応する線上にだけ論理「１」の信号を出力し当該ア
ドレスに対応する位置に格納されているワードにアクセ
スする。

多くの場合、メモリ又はレジスタファイル（３）へのア
クセスはアドレス順に行われるので、これに対応してア
ドレスレジスタ（１）は数値１をインクリメントし又は
デクリメントする機能を備えている。

すなわち、アドレスバスからアドレスレジスタ（１）ヘ
セットされたアドレスによりメモリ又はレジスタファイ
ル（３）の１つのワードへのアクセス動作が終了した後
、アドレスレジスタ（１）の内容は自動的に数値１だけ
増加（又は減少）して次のワードへのアクセスを実行す
る。

第３図は従来の回路の他の方式のものを示すブロック図
で、図において第２図と同一符号は同−又は相当部分を
示し、（４）はシフトレジスタである。

シフトレジスタ（４）ヲ用いる場合はデコーダを必要と
せず、シフトレジスタ（４）の各段から直接アドレスポ
インタ線が出力される。たとえば、メモリ又はレジスタ
ファイル（３）が第０番〜第３１番の３２種類のアドレ
スを有するときは、アドレスレジスタ（１）Ｋは５ビッ
トの２進符号が格納されデコーダは２　＝３２本のアド
レスポインタ線のうちのアドレスレジスタ（１）の内容
に対応する１本のアドレスポインタ線に論理「１」の信
号を出力して対応するワードにアクセスするが、これに
対し、シフトレジスタ（４）には第０段〜第３１段の３
２段のビットが縦続されていて、第０段からは第０番の
アドレスのワードへ、第１段からＶｉ第１番のアドレス
のワードへというように段数番号に対応するアドレス番
号へのアドレスポインタ線が出力されている。

たとえば、アドレスバス（第３図には図示せず）にメモ
リ又はレジスタファイル（３）の先頭アドレスを示すア
ドレス信号が出力されると、シフトレジスタ（４）の第
０段のビットに論理「１」の信号が、其他のビットには
総て論理「０」の信号が入力される。その入力前の状態
ではすべてのビットに論理「０」の信号が入力されてい
る。第０段のビットに論理「１」の信号が入力されると
、そのビットからのアドレスポインタ線に論理「ｌ」の
信号が出力されアドレス第０番のワードがアクセスされ
る。このアクセスが終るとシフトレジスタ（４）ニ１段
シフトされ第０段のビットの論理「１」の信号は第１段
に入力され、従って第１番のアドレスのワードがアクセ
スされる。

〔発明が解決しようとする問題点〕

従来の装置ｌは以上のように動作するので、現在アクセ
ス中のアドレスが第ｎ番であるとすると、次にアクセス
できるアドレスが第（ｎ＋１）番又は第（ｎ−１）番に
限定され、その他のアドレスにアクセスしようとすると
きは新たなアドレスをアドレスレジスタ（１）にロード
しなければならず（＠３図の回路においてもこれに相当
する処理を行わねばならず）命令の実行ステップが多く
なるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、同一のメモリ又はレジスタファイル内では、
あらかじめ定める任意の順序でアドレス位置にアクセス
することのできるアドレスポインタ回路全提供すること
を目的としている。

〔問題点を解決するための手段〕

この発明ではシフトレジスタを用いるアドレスポインタ
回路におい工、シフトレジスタの段間を所望の１＠序で
接続し、この接続した順序に従ったアドレス順序でメモ
リ又はレジスタファイルにアクセスするようにした。

〔作用〕

ＬＳＩの製造全マスタスライス方式で行う場合、シフト
レジスタの段間接続だけをスライス工程で行うことにす
れば、メモリ又はレジスタファイルに所望のアドレス順
でアクセスするアドレスポインタ回路の製造が容易にな
る。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、（３
０）はメモリ又はレジスタファイル、（４０）はシフト
レジスタのうちのマスタ工程で製造する部分、（５０）
はシフトレジスタの段間接続であって、スライス工程で
製造される部分である。第１図では図面を簡単にするた
め、メモリ又はレジスタファイル（３ｏ）ｕｉｏ番乃至
第７番の８種類のアドレスを持ち、ワード０乃至ワード
７の８語のワードを格納する例を示す。これに対応して
シフトレジスタ（４０）は第０段乃至第７段の８段のシ
フトレジスタで、各段のビットからの出力が対応するア
ドレスのアドレスポインタを構成する。段間接続（５０
）がもし０→１→２→３→・・・のように段の番号順に
順次接続されておれば第１図の回路の動作は第３図の回
路について説明したとおりであるが、第１図に示す例で
は第０段→第１段→第３段→第６段→第７段→第Ｏ段の
順序に接続されているので、アドレスバス（第１図には
図示せず）のアドレス信号によってメモリ又はレジスタ
ファイル（３０）のワード０に対するアドレスが指定さ
れると、シフトレジスタ（４０）の第０段のビットに論
理ｒｌＪの信号が、其他のピッ１４論理「０」の信号が
格納され、ワードＯがアクセスされ、このアクセスが終
るとシフトレジスタ（４０）がシフトされて第１段のビ
ットに論理「１」の信号が入り、ワード１がアクセスき
れ、このアクセスが終るとシフトレジスタ（４０）がシ
フトされて第３段のビットに論理「ｌ」の信号が入りワ
ード３がアクセスされることになり、このようにしてワ
ード０→１→３→６→７がアクセス嘔れる。このような
順序のアクセスを第２図又は第３図に示す従来の回路を
用いて実行させようとすれば、たとえばマイクロ命令上
に次のアドレスを示すアドレスフィールドを持たせるこ
とになυ、命令語のビット幅が著しく広くなるという結
果になる。

第１図の装置では段間接続（５０）が固定になってこれ
を変更することができないので、メモリ又はレジスタフ
ァイル（３０）とシフトレジスタ（４０）を含む全チッ
プの用途が専用化してしまうが、このチップをマスタス
ライス方式で製造し、段間接ＶＣ（５０）の部分をスラ
イス工程で製造することによって、それぞれの用途に応
じたチップを容易に製造することができる。

〔発明の効果〕

以上のようにこの発明によれば、メモリ又はレジスタフ
ァイルを含むチップの仕様に応じて、アドレスポインタ
を出力するシフトレジスタの段間接続をスライス工程に
おいて固定化するようにしたので、仕様変更に対し容易
に対応できると共にアドレッシングの効率を上げること
ができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の回路を示すブロック図、第４３図は他の方式に
よる従来の回路を示すブロック図である。 （３ｏ）はメモリ又はレジスタファイル、（４０）はシ
フトレジスタ、（５０）はシフトレジスタの段間接続。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリ又はレジスタファイル等の記憶装置のアド
   レス数に等しい段数を有するシフトレジスタ、このシフ
   トレジスタの各段の出力を当該段のシフトレジスタ内の
   順番に対応する順番のアドレスのポインタとして接続す
   るシフトレジスタ各段出力線、上記シフトレジスタの各
   段の段間を所望の順序で接続する段間接続線、上記シフ
   トレジスタ内の１ビットだけを論理「１」、他の総ての
   ビットを論理「０」とした状態でこのシフトレジスタを
   シフトする手段を備えたアドレスポインタ回路。
2. （２）シフトレジスタ及び各段出力線は、当該アドレス
   ポインタ回路がマスタスライス方式で製造されるときは
   マスタ工程で製造され、段間接続線はスライス工程で製
   造されることを特徴とする特許請求の範囲第１項記載の
   アドレスポインタ回路。