JPH0535527A - データアクセス停止方式 - Google Patents
データアクセス停止方式Info
- Publication number
- JPH0535527A JPH0535527A JP3189654A JP18965491A JPH0535527A JP H0535527 A JPH0535527 A JP H0535527A JP 3189654 A JP3189654 A JP 3189654A JP 18965491 A JP18965491 A JP 18965491A JP H0535527 A JPH0535527 A JP H0535527A
- Authority
- JP
- Japan
- Prior art keywords
- task
- address
- debug
- interrupt
- trap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 16
- 230000007704 transition Effects 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100330723 Arabidopsis thaliana DAR2 gene Proteins 0.000 description 1
- 101100330724 Arabidopsis thaliana DAR3 gene Proteins 0.000 description 1
- 101100314406 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TPS1 gene Proteins 0.000 description 1
- 230000009273 T-cell dependend antibody response Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 タスクごとに停止させたいデータアドレスを
設定でき、アドレス一致のときそのタスクの実行のみを
停止できるデータアクセス停止方式を提供する。 【構成】 マルチタスクで動作する各タスクの動作履歴
を管理するＴＳＳ１０内のＴＤＡ情報群１４０に、初期
処理時点でタスクごとに任意のトラップデータアドレス
を設定し、タスク切替デバッグ割込みを発生させるＴビ
ット１３０を設定する。プログラムが動作し出すと、タ
スク遷移が起きる度にＢＬＰ１１０で関連付けられなが
らＴＳＳ１０が切り替わるが、新ＴＳＳ内のＴビット１
３０がオンであるとタスク切替デバッグ割込み処理５１
０が起動され、ＴＤＡ情報群１４０でＤＡＲ３０を書き
換える。これ以降、ＣＰＵはメモリアクセスごとに生成
アドレスをＤＡＲ３０と比較し、一致時にはアドレス一
致デバッグ割込み処理５２０を起動し、そのタスクの動
作のみを停止することができる。
設定でき、アドレス一致のときそのタスクの実行のみを
停止できるデータアクセス停止方式を提供する。 【構成】 マルチタスクで動作する各タスクの動作履歴
を管理するＴＳＳ１０内のＴＤＡ情報群１４０に、初期
処理時点でタスクごとに任意のトラップデータアドレス
を設定し、タスク切替デバッグ割込みを発生させるＴビ
ット１３０を設定する。プログラムが動作し出すと、タ
スク遷移が起きる度にＢＬＰ１１０で関連付けられなが
らＴＳＳ１０が切り替わるが、新ＴＳＳ内のＴビット１
３０がオンであるとタスク切替デバッグ割込み処理５１
０が起動され、ＴＤＡ情報群１４０でＤＡＲ３０を書き
換える。これ以降、ＣＰＵはメモリアクセスごとに生成
アドレスをＤＡＲ３０と比較し、一致時にはアドレス一
致デバッグ割込み処理５２０を起動し、そのタスクの動
作のみを停止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵが指定のデータ
アドレスにアクセスしたときプログラムの実行を一時停
止させるデータアクセス停止方式に関し、特にマルチタ
スクで動作するソフトウェアのデバッグのため、必要な
タスクのプログラムの実行のみを一時停止させることの
できるデータアクセス停止方式に関する。
アドレスにアクセスしたときプログラムの実行を一時停
止させるデータアクセス停止方式に関し、特にマルチタ
スクで動作するソフトウェアのデバッグのため、必要な
タスクのプログラムの実行のみを一時停止させることの
できるデータアクセス停止方式に関する。
【０００２】
【従来の技術】従来のデータアクセス停止方式は、ＣＰ
Ｕのハードウェア・アーキテクチャがサポートしている
デバッグアドレスレジスタに、あらかじめシステム全体
として着目するデータアドレスを設定しておき、プログ
ラムの実行中にこのデータアドレスにＣＰＵがアクセス
したときにシステムを停止させる機能であり、一般にプ
ログラムのデバッグはこの機能を利用して行っていた。
Ｕのハードウェア・アーキテクチャがサポートしている
デバッグアドレスレジスタに、あらかじめシステム全体
として着目するデータアドレスを設定しておき、プログ
ラムの実行中にこのデータアドレスにＣＰＵがアクセス
したときにシステムを停止させる機能であり、一般にプ
ログラムのデバッグはこの機能を利用して行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
アクセス停止方式では、たとえシステムがマルチタスク
環境で動作していても、デバッグアドレスレジスタに設
定されるデータアドレスはタスクごとに管理されていな
いので、設定されたデータアドレスにＣＰＵがアクセス
したときには、マルチタスクで動作しているシステム全
体を停止させなければならないという欠点があった。
アクセス停止方式では、たとえシステムがマルチタスク
環境で動作していても、デバッグアドレスレジスタに設
定されるデータアドレスはタスクごとに管理されていな
いので、設定されたデータアドレスにＣＰＵがアクセス
したときには、マルチタスクで動作しているシステム全
体を停止させなければならないという欠点があった。
【０００４】又、デバッグのため停止させるデータアド
レス値の個数は、デバッグアドレスレジスタのエントリ
数で制限されるため、デバッグ時点でマルチタスクを構
成する各タスクごとにそれぞれ別々の設定したいデータ
アドレスがあっても、デバッグアドレスレジスタのエン
トリ数の制限内にデバッグ対象タスク数を制限しなけれ
ばならなかった。
レス値の個数は、デバッグアドレスレジスタのエントリ
数で制限されるため、デバッグ時点でマルチタスクを構
成する各タスクごとにそれぞれ別々の設定したいデータ
アドレスがあっても、デバッグアドレスレジスタのエン
トリ数の制限内にデバッグ対象タスク数を制限しなけれ
ばならなかった。
【０００５】更に、停止させる必要のない期待外のタス
クの動作中であっても、たまたまデバッグアドレスレジ
スタ内に設定されたデータアドレスとＣＰＵが生成する
メモリアドレスとが一致すれば、データアドレス一致割
込みが発生してシステムが停止してしまうため、本来は
不要なこの割込みを発生させないためには、これをソフ
トウェアで無視する処理を組み込まねばならないという
欠点もあった。
クの動作中であっても、たまたまデバッグアドレスレジ
スタ内に設定されたデータアドレスとＣＰＵが生成する
メモリアドレスとが一致すれば、データアドレス一致割
込みが発生してシステムが停止してしまうため、本来は
不要なこの割込みを発生させないためには、これをソフ
トウェアで無視する処理を組み込まねばならないという
欠点もあった。
【０００６】本発明の目的は、タスクごとに停止させた
いデータアドレスの設定が可能で、ＣＰＵが指定のデー
タアドレスにアクセスしたとき、必要なタスクのプログ
ラムの実行のみを一時停止させることのできるデータア
クセス停止方式を提供することにある。
いデータアドレスの設定が可能で、ＣＰＵが指定のデー
タアドレスにアクセスしたとき、必要なタスクのプログ
ラムの実行のみを一時停止させることのできるデータア
クセス停止方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明のデータアクセス
停止方式は、マルチタスク環境下で動作する各タスクの
動作履歴情報を格納するタスク状態セグメント内に、タ
スク切替時にＣＰＵにタスク切替デバッグ割込みを発生
させるためのタスクトラップビットと、そのタスクの動
作中にデータアドレス一致デバッグ割込みを発生させる
ためのトラップデータアドレスを登録したトラップデー
タアドレス情報群とを有し、ＣＰＵがメモリにアクセス
する都度その生成アドレスと比較され一致したときアド
レス一致デバッグ割込みを発生させるトラップデータア
ドレスを格納するデバッグアドレスレジスタと、前記タ
スク切替デバッグ割込みと前記アドレス一致デバッグ割
込みとの発生要因を識別するための識別ビットを格納す
るデバッグステータスレジスタと、タスク切替時にＣＰ
Ｕが前記タスクトラップビットを検出したときに起動さ
れ前記タスク状態セグメントの前記トラップデータアド
レス情報群で前記デバッグアドレスレジスタを書き換え
割込み処理を終了するタスク切替デバッグ割込み手段
と、ＣＰＵデータアクセスの生成アドレスが前記デバッ
グアドレスレジスタの内容と一致したときに起動され前
記デバッグステータスレジスタから発生要因を識別して
現在ＣＰＵを占有して動作しているタスクだけをその状
態で停止するアドレス一致デバッグ割込み手段とを備え
て構成されている。
停止方式は、マルチタスク環境下で動作する各タスクの
動作履歴情報を格納するタスク状態セグメント内に、タ
スク切替時にＣＰＵにタスク切替デバッグ割込みを発生
させるためのタスクトラップビットと、そのタスクの動
作中にデータアドレス一致デバッグ割込みを発生させる
ためのトラップデータアドレスを登録したトラップデー
タアドレス情報群とを有し、ＣＰＵがメモリにアクセス
する都度その生成アドレスと比較され一致したときアド
レス一致デバッグ割込みを発生させるトラップデータア
ドレスを格納するデバッグアドレスレジスタと、前記タ
スク切替デバッグ割込みと前記アドレス一致デバッグ割
込みとの発生要因を識別するための識別ビットを格納す
るデバッグステータスレジスタと、タスク切替時にＣＰ
Ｕが前記タスクトラップビットを検出したときに起動さ
れ前記タスク状態セグメントの前記トラップデータアド
レス情報群で前記デバッグアドレスレジスタを書き換え
割込み処理を終了するタスク切替デバッグ割込み手段
と、ＣＰＵデータアクセスの生成アドレスが前記デバッ
グアドレスレジスタの内容と一致したときに起動され前
記デバッグステータスレジスタから発生要因を識別して
現在ＣＰＵを占有して動作しているタスクだけをその状
態で停止するアドレス一致デバッグ割込み手段とを備え
て構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を説明するための
主要部の構成図である。
主要部の構成図である。
【００１０】マルチタスクで動作している各デバッグ対
象プログラムの動作履歴（各レジスタの内容，起動元タ
スクへのポインタ等）は、それぞれタスクごとに設けら
れているＴＳＳ（タスク状態セグメント）１０により管
理されている。ＴＳＳ１０内には、本タスクの起動元の
タスクのＴＳＳをポイントするＢＬＰ（バックリンクポ
インタ）１１０と、タスクが次に起動されるときにＣＰ
Ｕ内の各レジスタに復元されるべき値を保管しているレ
ジスタ複写域１２０と、本タスクに改めて制御が渡され
たときＣＰＵにタスク切替デバッグ割込みを発生させる
か否かを定義したＴビット（タスクトラップビット）１
３０と、本タスクの動作中に実行を停止させるトラップ
データアドレスを格納したＴＤＡ情報群（トラップデー
タアドレス情報群）１４０とが格納されている。
象プログラムの動作履歴（各レジスタの内容，起動元タ
スクへのポインタ等）は、それぞれタスクごとに設けら
れているＴＳＳ（タスク状態セグメント）１０により管
理されている。ＴＳＳ１０内には、本タスクの起動元の
タスクのＴＳＳをポイントするＢＬＰ（バックリンクポ
インタ）１１０と、タスクが次に起動されるときにＣＰ
Ｕ内の各レジスタに復元されるべき値を保管しているレ
ジスタ複写域１２０と、本タスクに改めて制御が渡され
たときＣＰＵにタスク切替デバッグ割込みを発生させる
か否かを定義したＴビット（タスクトラップビット）１
３０と、本タスクの動作中に実行を停止させるトラップ
データアドレスを格納したＴＤＡ情報群（トラップデー
タアドレス情報群）１４０とが格納されている。
【００１１】本実施例においては、各タスクごとに一度
に設定可能なトラップデータアドレスは４種類としてい
るため、ＴＤＡ情報群１４０はＴＤＡＲ０〜ＴＤＡＲ３
の４個から構成されている。ＴＳＳ１０内には、少なく
とも以上に記述した制御データが格納されるエリアがあ
ればよいが、もちろん、これ以外にマルチタスクシステ
ムの動作を制御するためにＣＰＵが必要とする情報を含
んでいてよい。
に設定可能なトラップデータアドレスは４種類としてい
るため、ＴＤＡ情報群１４０はＴＤＡＲ０〜ＴＤＡＲ３
の４個から構成されている。ＴＳＳ１０内には、少なく
とも以上に記述した制御データが格納されるエリアがあ
ればよいが、もちろん、これ以外にマルチタスクシステ
ムの動作を制御するためにＣＰＵが必要とする情報を含
んでいてよい。
【００１２】デバッグ割込みが発生したときに起動され
るデバッグ割込み処理用のＴＳＳが割込み処理用ＴＳＳ
２０であるが、その構造はＴＳＳ１０と全く同一であ
る。但し一般には、割込み処理用ＴＳＳ２０には、ＴＤ
Ａ情報群１４０を持たない。
るデバッグ割込み処理用のＴＳＳが割込み処理用ＴＳＳ
２０であるが、その構造はＴＳＳ１０と全く同一であ
る。但し一般には、割込み処理用ＴＳＳ２０には、ＴＤ
Ａ情報群１４０を持たない。
【００１３】一方、ＣＰＵが生成するメモリのアドレス
（但し命令フェッチは除く）と比較され、一致した時に
アドレス一致デバッグ割込みを発生させるトラップデー
タアドレスは、ＣＰＵのハードウェアレジスタの一種で
あるＤＡＲ（デバッグアドレスレジスタ）３０に格納さ
れる。本実施例では、一度に設定可能なトラップデータ
アドレスを４種類としているため、ＤＡＲ３０はＤＡＲ
０〜ＤＡＲ３の４個から構成されている。
（但し命令フェッチは除く）と比較され、一致した時に
アドレス一致デバッグ割込みを発生させるトラップデー
タアドレスは、ＣＰＵのハードウェアレジスタの一種で
あるＤＡＲ（デバッグアドレスレジスタ）３０に格納さ
れる。本実施例では、一度に設定可能なトラップデータ
アドレスを４種類としているため、ＤＡＲ３０はＤＡＲ
０〜ＤＡＲ３の４個から構成されている。
【００１４】デバッグ割込みが発生したとき、その種別
はＤＳＲ（デバッグステータスレジスタ）４０により識
別される。ＤＳＲ４０は、タスク切替デバッグ割込みを
表示するＢＴで示すタスク切替割込み表示ビット４１０
と、アドレス一致デバッグ割込みを表示するＢｎ（ｎは
０〜３）で示すアドレス一致デバッグ割込み表示ビット
４２０とから成るが、前述したとおり、本実施例ではＤ
ＡＲ３０が４個のエントリから成っているため、アドレ
ス一致デバッグ割込み表示ビット４２０はＢ０〜Ｂ３の
４ビットを持っている。例えば、デバッグ割込みが発生
したときにＢ２ビットがオンであれば、ＤＡＲ２による
アドレス一致デバッグ割込みがその割込みの発生要因と
判定されることになる。
はＤＳＲ（デバッグステータスレジスタ）４０により識
別される。ＤＳＲ４０は、タスク切替デバッグ割込みを
表示するＢＴで示すタスク切替割込み表示ビット４１０
と、アドレス一致デバッグ割込みを表示するＢｎ（ｎは
０〜３）で示すアドレス一致デバッグ割込み表示ビット
４２０とから成るが、前述したとおり、本実施例ではＤ
ＡＲ３０が４個のエントリから成っているため、アドレ
ス一致デバッグ割込み表示ビット４２０はＢ０〜Ｂ３の
４ビットを持っている。例えば、デバッグ割込みが発生
したときにＢ２ビットがオンであれば、ＤＡＲ２による
アドレス一致デバッグ割込みがその割込みの発生要因と
判定されることになる。
【００１５】デバッグ割込みが発生されたとき起動され
る割込み処理プログラム５０は、前述のＤＳＲ４０から
その割込み要因が識別され、(1) タスク切替デバッグ割
込みのときに起動されるタスク切替デバッグ割込み処理
５１０と、(2) アドレス一致デバッグ割込みのときに起
動されるアドレス一致デバッグ割込み処理５２０とから
構成されている。
る割込み処理プログラム５０は、前述のＤＳＲ４０から
その割込み要因が識別され、(1) タスク切替デバッグ割
込みのときに起動されるタスク切替デバッグ割込み処理
５１０と、(2) アドレス一致デバッグ割込みのときに起
動されるアドレス一致デバッグ割込み処理５２０とから
構成されている。
【００１６】次に、本実施例のデータアクセス停止方式
の動作を説明する。
の動作を説明する。
【００１７】まず、マルチタスクで動作する各デバッグ
対象タスクは、起動される前の初期処理時点で、アクセ
スした時に停止させたい任意のトラップデータアドレス
を各ＴＳＳ１０内のＴＤＡ情報群１４０へ設定する。こ
の動作はデバッグ対象プログラムでは一般には不可能な
ので、ＯＳあるいは言語処理系のツール（リンカ及びロ
ーダ）の助けを借りる必要があるが、本発明の本質では
ないので詳細は省略する。本実施例においては、４個の
ＴＤＡＲ０〜ＴＤＡＲ３が用意されている。各ＴＤＡＲ
０〜ＴＤＡＲ３に設定されるトラップデータアドレス
は、タスク固有空間であってもシステム共通空間であっ
ても構わない。ＴＤＡ情報群１４０に有効なトラップデ
ータアドレスが格納されたタスクのＴＳＳ１０には、引
き続きタスク切替時点でデバッグ割込みが発生するよう
にＴビット１３０を設定する。
対象タスクは、起動される前の初期処理時点で、アクセ
スした時に停止させたい任意のトラップデータアドレス
を各ＴＳＳ１０内のＴＤＡ情報群１４０へ設定する。こ
の動作はデバッグ対象プログラムでは一般には不可能な
ので、ＯＳあるいは言語処理系のツール（リンカ及びロ
ーダ）の助けを借りる必要があるが、本発明の本質では
ないので詳細は省略する。本実施例においては、４個の
ＴＤＡＲ０〜ＴＤＡＲ３が用意されている。各ＴＤＡＲ
０〜ＴＤＡＲ３に設定されるトラップデータアドレス
は、タスク固有空間であってもシステム共通空間であっ
ても構わない。ＴＤＡ情報群１４０に有効なトラップデ
ータアドレスが格納されたタスクのＴＳＳ１０には、引
き続きタスク切替時点でデバッグ割込みが発生するよう
にＴビット１３０を設定する。
【００１８】又、デバッグ割込みが発生したときに動作
する割込み処理プログラム５０は、対応する割込み処理
用ＴＳＳ２０と共にメモリにロードされるものとする。
する割込み処理プログラム５０は、対応する割込み処理
用ＴＳＳ２０と共にメモリにロードされるものとする。
【００１９】以上の準備が整った後、デバッグ対象のマ
ルチタスク構成のプログラムが動作し出すと、タスク間
においてタスク遷移が起きる都度、旧タスクのＴＳＳ１
０から新タスクのＴＳＳ１０へとＢＬＰ１１０で関連付
けられながら切り替わる。このとき、新ＴＳＳ１０内の
Ｔビット１３０がオンであると、ＣＰＵはデバッグ割込
みを発生させ、ＤＳＲ４０内のタスク切替割込み表示ビ
ット４１０をオンにしてタスク切替デバッグ割込み処理
５１０を起動することになる。
ルチタスク構成のプログラムが動作し出すと、タスク間
においてタスク遷移が起きる都度、旧タスクのＴＳＳ１
０から新タスクのＴＳＳ１０へとＢＬＰ１１０で関連付
けられながら切り替わる。このとき、新ＴＳＳ１０内の
Ｔビット１３０がオンであると、ＣＰＵはデバッグ割込
みを発生させ、ＤＳＲ４０内のタスク切替割込み表示ビ
ット４１０をオンにしてタスク切替デバッグ割込み処理
５１０を起動することになる。
【００２０】タスク切替デバッグ割込み処理５１０は、
割込み処理用ＴＳＳ２０内のＢＬＰ２１０を用いて現在
動作中のデバッグ対象タスク（新タスク）のＴＳＳ１０
を決定し、その中のＴＤＡ情報群１４０を取り出してＣ
ＰＵのハードウェアレジスタであるＤＡＲ３０を書き換
える。これ以降、ＣＰＵはメモリに対するデータアクセ
スごとに生成アドレスをＤＡＲ３０と比較し、一致時に
はアドレス一致デバッグ割込みを発生するモードに入
る。タスク切替デバッグ割込み処理５１０は、以上の処
理を終了すれば速やかに割込み処理を抜ける。
割込み処理用ＴＳＳ２０内のＢＬＰ２１０を用いて現在
動作中のデバッグ対象タスク（新タスク）のＴＳＳ１０
を決定し、その中のＴＤＡ情報群１４０を取り出してＣ
ＰＵのハードウェアレジスタであるＤＡＲ３０を書き換
える。これ以降、ＣＰＵはメモリに対するデータアクセ
スごとに生成アドレスをＤＡＲ３０と比較し、一致時に
はアドレス一致デバッグ割込みを発生するモードに入
る。タスク切替デバッグ割込み処理５１０は、以上の処
理を終了すれば速やかに割込み処理を抜ける。
【００２１】この後、動作中のデバッグ対象タスク（新
タスク）の動作が続くが、実際にアドレス一致デバッグ
割込みが発生すると、ＣＰＵはＤＳＲ４０内にあるアド
レス一致デバッグ割込み表示ビット４２０中のアドレス
一致が生じたＤＡＲｎ（ｎは０〜３）に対応するＢｎビ
ットをオンにしてからアドレス一致デバッグ割込み処理
５２０を起動する。
タスク）の動作が続くが、実際にアドレス一致デバッグ
割込みが発生すると、ＣＰＵはＤＳＲ４０内にあるアド
レス一致デバッグ割込み表示ビット４２０中のアドレス
一致が生じたＤＡＲｎ（ｎは０〜３）に対応するＢｎビ
ットをオンにしてからアドレス一致デバッグ割込み処理
５２０を起動する。
【００２２】アドレス一致デバッグ割込み処理５２０
は、最大で４個設定したトラップデータアドレスのいず
れでアドレス一致デバッグ割込みが発生したかをＤＳＲ
４０内のＢｎビットから判別し、このデータアクセス直
後の自タスク空間および共通空間のメモリの内容と、ハ
ードウェアレジスタの内容をＴＳＳ１０のレジスタ複写
域１２０に格納して、そのタスクの動作を一時停止す
る。
は、最大で４個設定したトラップデータアドレスのいず
れでアドレス一致デバッグ割込みが発生したかをＤＳＲ
４０内のＢｎビットから判別し、このデータアクセス直
後の自タスク空間および共通空間のメモリの内容と、ハ
ードウェアレジスタの内容をＴＳＳ１０のレジスタ複写
域１２０に格納して、そのタスクの動作を一時停止す
る。
【００２３】すなわち、タスク固有のデータアクセス時
点で、直後の状態におけるメモリ及びハードウェアレジ
スタの内容を参照しながら、あらかじめ意図したデバッ
グ作業を開始することができる。希望したデバッグ作業
が終了すれば、アドレス一致デバッグ割込み処理５２０
を抜けデバッグ対象マルチタスクプログラムにＣＰＵの
実行権を返す。
点で、直後の状態におけるメモリ及びハードウェアレジ
スタの内容を参照しながら、あらかじめ意図したデバッ
グ作業を開始することができる。希望したデバッグ作業
が終了すれば、アドレス一致デバッグ割込み処理５２０
を抜けデバッグ対象マルチタスクプログラムにＣＰＵの
実行権を返す。
【００２４】
【発明の効果】以上説明したように、本発明のデータア
クセス停止方式は、タスクごとに固有なトラップデータ
アドレス情報群を各タスク状態セグメント内に格納して
おき、目的のタスクにＣＰＵ実行権が与えられたときタ
スク切替デバッグ割込みを発生させ、これを契機にデバ
ッグアドレスレジスタをタスク固有のトラップデータア
ドレスで書き換えることにより、デバッグアドレスレジ
スタのエントリ数の制限を超えたトラップデータアドレ
スを設定できる効果がある。
クセス停止方式は、タスクごとに固有なトラップデータ
アドレス情報群を各タスク状態セグメント内に格納して
おき、目的のタスクにＣＰＵ実行権が与えられたときタ
スク切替デバッグ割込みを発生させ、これを契機にデバ
ッグアドレスレジスタをタスク固有のトラップデータア
ドレスで書き換えることにより、デバッグアドレスレジ
スタのエントリ数の制限を超えたトラップデータアドレ
スを設定できる効果がある。
【００２５】更に、トラップデータアドレスがタスクご
とに管理され、そのタスクがＣＰＵの実行権を有してい
るときのみ、意図したトラップデータアドレスでデバッ
グアドレスレジスタが更新されるため、期待外のタスク
動作中の不要なアドレス一致デバッグ割込みの発生をソ
フトウェアで無視する処理も不要となる。
とに管理され、そのタスクがＣＰＵの実行権を有してい
るときのみ、意図したトラップデータアドレスでデバッ
グアドレスレジスタが更新されるため、期待外のタスク
動作中の不要なアドレス一致デバッグ割込みの発生をソ
フトウェアで無視する処理も不要となる。
【図１】本発明の一実施例を説明するための主要部の構
成図である。
成図である。
１０ ＴＳＳ（タスク状態セグメント） ２０ 割込み処理用ＴＳＳ ３０ ＤＡＲ（デバッグアドレスレジスタ） ４０ ＤＳＲ（デバッグステータスレジスタ） ５０ 割込み処理プログラム １１０，２１０ ＢＬＰ（バックリンクポインタ） １２０ レジスタ複写域 １３０ Ｔビット（タスクトラップビット） １４０ ＴＤＡ情報群（トラップデータアドレス情報
群） ４１０ タスク切替割込み表示ビット（ＢＴ） ４２０ アドレス一致デバッグ割込み表示ビット（Ｂ
ｎ） ５１０ タスク切替デバッグ割込み処理 ５２０ アドレス一致デバッグ割込み処理
群） ４１０ タスク切替割込み表示ビット（ＢＴ） ４２０ アドレス一致デバッグ割込み表示ビット（Ｂ
ｎ） ５１０ タスク切替デバッグ割込み処理 ５２０ アドレス一致デバッグ割込み処理
Claims (1)
- 【特許請求の範囲】 【請求項１】 マルチタスク環境下で動作する各タスク
の動作履歴情報を格納するタスク状態セグメント内に、
タスク切替時にＣＰＵにタスク切替デバッグ割込みを発
生させるためのタスクトラップビットと、そのタスクの
動作中にデータアドレス一致デバッグ割込みを発生させ
るためのトラップデータアドレスを登録したトラップデ
ータアドレス情報群とを有し、ＣＰＵがメモリにアクセ
スする都度その生成アドレスと比較され一致したときア
ドレス一致デバッグ割込みを発生させるトラップデータ
アドレスを格納するデバッグアドレスレジスタと、前記
タスク切替デバッグ割込みと前記アドレス一致デバッグ
割込みとの発生要因を識別するための識別ビットを格納
するデバッグステータスレジスタと、タスク切替時にＣ
ＰＵが前記タスクトラップビットを検出したときに起動
され前記タスク状態セグメントの前記トラップデータア
ドレス情報群で前記デバッグアドレスレジスタを書き換
え割込み処理を終了するタスク切替デバッグ割込み手段
と、ＣＰＵデータアクセスの生成アドレスが前記デバッ
グアドレスレジスタの内容と一致したときに起動され前
記デバッグステータスレジスタから発生要因を識別して
現在ＣＰＵを占有して動作しているタスクだけをその状
態で停止するアドレス一致デバッグ割込み手段とを備え
たことを特徴とするデータアクセス停止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189654A JPH0535527A (ja) | 1991-07-30 | 1991-07-30 | データアクセス停止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189654A JPH0535527A (ja) | 1991-07-30 | 1991-07-30 | データアクセス停止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535527A true JPH0535527A (ja) | 1993-02-12 |
Family
ID=16244939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189654A Pending JPH0535527A (ja) | 1991-07-30 | 1991-07-30 | データアクセス停止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535527A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290942A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | デバツガ起動方式 |
| JPS63236142A (ja) * | 1987-03-24 | 1988-10-03 | Yokogawa Electric Corp | ソフトウエア監視装置 |
| JPH01130253A (ja) * | 1987-11-16 | 1989-05-23 | Canon Inc | 文字処理装置 |
| JPH03119438A (ja) * | 1989-10-03 | 1991-05-21 | Toshiba Corp | マイクロプロセッサ |
-
1991
- 1991-07-30 JP JP3189654A patent/JPH0535527A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290942A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | デバツガ起動方式 |
| JPS63236142A (ja) * | 1987-03-24 | 1988-10-03 | Yokogawa Electric Corp | ソフトウエア監視装置 |
| JPH01130253A (ja) * | 1987-11-16 | 1989-05-23 | Canon Inc | 文字処理装置 |
| JPH03119438A (ja) * | 1989-10-03 | 1991-05-21 | Toshiba Corp | マイクロプロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6895460B2 (en) | Synchronization of asynchronous emulated interrupts | |
| US5701493A (en) | Exception handling method and apparatus in data processing systems | |
| JP2650675B2 (ja) | マルチモードマイクロプロセッサにおいてプログラムを実行する方法及びオペレーティングシステム | |
| JPH05197548A (ja) | Ｐｓｗを変更するシステム | |
| US5680599A (en) | Program counter save on reset system and method | |
| KR930002322B1 (ko) | 데이타 처리 시스템 | |
| JPH07311740A (ja) | コンピュータ | |
| US5680598A (en) | Millicode extended memory addressing using operand access control register to control extended address concatenation | |
| JPH0810437B2 (ja) | 仮想計算機システムのゲスト実行制御方式 | |
| JPH0535527A (ja) | データアクセス停止方式 | |
| JPH06295243A (ja) | データ処理装置 | |
| US5813039A (en) | Guest execution control system, method and computer process for a virtual machine system | |
| JP2552738B2 (ja) | データ処理装置 | |
| JPS5856051A (ja) | アクセス割込みによるアドレス・コンペア方式 | |
| JPS5835648A (ja) | プログラム実行制御方式 | |
| JP2870405B2 (ja) | 情報処理装置 | |
| JP3120841B2 (ja) | インサーキットエミュレータ | |
| JP3098501B2 (ja) | ソースステップ実行方法およびその装置 | |
| JPH06103110A (ja) | ブレークポイント設定方式 | |
| JPH1021067A (ja) | プログラムの動的修正方法 | |
| JP3130421B2 (ja) | プログラム解析方法および装置 | |
| JPH0754470B2 (ja) | 仮想計算機システムの制御方法 | |
| JPH0795288B2 (ja) | マイクロコンピュータ | |
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 | |
| JPH06214828A (ja) | 対話型デバッグ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971014 |