JPH0535593B2 - - Google Patents
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- JPH0535593B2 JPH0535593B2 JP61044575A JP4457586A JPH0535593B2 JP H0535593 B2 JPH0535593 B2 JP H0535593B2 JP 61044575 A JP61044575 A JP 61044575A JP 4457586 A JP4457586 A JP 4457586A JP H0535593 B2 JPH0535593 B2 JP H0535593B2
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- JP
- Japan
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- memory
- board
- expansion
- semiconductor memory
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- 230000015654 memory Effects 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 47
- 238000005476 soldering Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
Landscapes
- Combinations Of Printed Boards (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、電子計算機システムにおける複数枚
の半導体メモリ基板から成る装置であつて、ユー
ザの処理内容等の相違に応じて前記半導体メモリ
基板に対しメモリを増設できるようになつたメモ
リ基板装置に関するものである。
の半導体メモリ基板から成る装置であつて、ユー
ザの処理内容等の相違に応じて前記半導体メモリ
基板に対しメモリを増設できるようになつたメモ
リ基板装置に関するものである。
＜従来の技術＞
一般的な電子計算機システムにおいては、各ユ
ーザによつてそれぞれ処理内容が異るために、各
ユーザの要望に応じて内部メモリを増設できる構
成とする必要があり、この内部メモリの従来の増
設手段は、半導体メモリを実装したメモリ基板
を、標準装備の回路基板とは別に取付けて増設で
きる構成になつている。
ーザによつてそれぞれ処理内容が異るために、各
ユーザの要望に応じて内部メモリを増設できる構
成とする必要があり、この内部メモリの従来の増
設手段は、半導体メモリを実装したメモリ基板
を、標準装備の回路基板とは別に取付けて増設で
きる構成になつている。
＜発明が解決しようとする問題点＞
前述のように内部メモリの増設に際してメモリ
基板を単位として取付け増設する構成になつてい
るため、これの実装構造が複雑となる場合があ
り、また、メモリ基板の数が増加するために、メ
ンテナンス処理が煩雑となり、更に、ドライバ回
路の実装においても複数の基板に設けなればなら
ない等の種々の問題がある。
基板を単位として取付け増設する構成になつてい
るため、これの実装構造が複雑となる場合があ
り、また、メモリ基板の数が増加するために、メ
ンテナンス処理が煩雑となり、更に、ドライバ回
路の実装においても複数の基板に設けなればなら
ない等の種々の問題がある。
＜発明の目的＞
本発明は、このような問題点に鑑みなされたも
ので、メモリ基板の数を増加することなく半導体
メモリ群を実装したメモリ増設用基板をメモリ基
板に接続してメモリを増設することのできるメモ
リ基板装置を提供することを目的とするものであ
る。
ので、メモリ基板の数を増加することなく半導体
メモリ群を実装したメモリ増設用基板をメモリ基
板に接続してメモリを増設することのできるメモ
リ基板装置を提供することを目的とするものであ
る。
＜問題点を解決する為の手段＞
本発明のメモリ基板装置は、前記目的を達成す
るために、電子計算機システムにおける複数枚の
半導体メモリ基板がユニツト化されたメモリ基板
装置において、前記半導体メモリ基板に、標準装
備された半導体メモリ群と、メモリ増設用エリア
と、メモリ制御回路とを有し、前記増設用エリア
には、予めデータバスラインおよびアドレスバス
ラインがそれぞれ接続された一対のコネクタを設
けるとともに、増設用の半導体メモリ群を具備し
前記コネクタを介して前記増設用エリアに着脱自
在に装着されるメモリの増設用基板を備えて成る
構成を要旨とするものである。
るために、電子計算機システムにおける複数枚の
半導体メモリ基板がユニツト化されたメモリ基板
装置において、前記半導体メモリ基板に、標準装
備された半導体メモリ群と、メモリ増設用エリア
と、メモリ制御回路とを有し、前記増設用エリア
には、予めデータバスラインおよびアドレスバス
ラインがそれぞれ接続された一対のコネクタを設
けるとともに、増設用の半導体メモリ群を具備し
前記コネクタを介して前記増設用エリアに着脱自
在に装着されるメモリの増設用基板を備えて成る
構成を要旨とするものである。
＜作用＞
前記構成とした本発明のメモリ基板装置は、電
子計算機システムにおいてメモリを増設したい場
合、半導体メモリ群を備えた増設用基板をメモリ
基板の増設用エリアにコネクタを介して取付ける
ことにより、このコネクタからデータバスライン
およびアドレスバスラインを介してメモリ基板に
電気的に接続され、メモリ基板の数を増やすこと
なくメモリ容量を増やすことができる。
子計算機システムにおいてメモリを増設したい場
合、半導体メモリ群を備えた増設用基板をメモリ
基板の増設用エリアにコネクタを介して取付ける
ことにより、このコネクタからデータバスライン
およびアドレスバスラインを介してメモリ基板に
電気的に接続され、メモリ基板の数を増やすこと
なくメモリ容量を増やすことができる。
＜実施例＞
以下、本発明の好ましい一実施例を図面に基づ
いて詳細に説明する。
いて詳細に説明する。
先ず、第４図により本発明の技術的背景を説明
すると、例えば電子計算機システムにおける
CPU基板、各種制御基板、メモリ基板等の各種
の回路基板Ａは、シヤーシユニツトＢに並列状態
に収納されており、何れの回路基板Ａも、シヤー
シユニツトＢ内に対に形成されたガイドレール
（図示せず）に保持されて着脱自在に挿入され、
それぞれの下端部に設けられたコネクタプラグ
（図示せず）がシヤーシユニツトＢ内のマザーボ
ード上にコネクタジヤツク（図示せず）に接続さ
れ、電気的に接続されている。また、メンテナン
スに際しては、各回路基板Ａ毎にバイパス基板を
介在させてユニツトＢより導出できるようになつ
ている。尚、従来においては、メモリの増設に際
し前述のようにメモリ増設用の回路基板を取付け
るので、ユニツトＢ内に相当数の増設用基板を取
付けるためのスペースと接続用の構成を用意する
必要がある。
すると、例えば電子計算機システムにおける
CPU基板、各種制御基板、メモリ基板等の各種
の回路基板Ａは、シヤーシユニツトＢに並列状態
に収納されており、何れの回路基板Ａも、シヤー
シユニツトＢ内に対に形成されたガイドレール
（図示せず）に保持されて着脱自在に挿入され、
それぞれの下端部に設けられたコネクタプラグ
（図示せず）がシヤーシユニツトＢ内のマザーボ
ード上にコネクタジヤツク（図示せず）に接続さ
れ、電気的に接続されている。また、メンテナン
スに際しては、各回路基板Ａ毎にバイパス基板を
介在させてユニツトＢより導出できるようになつ
ている。尚、従来においては、メモリの増設に際
し前述のようにメモリ増設用の回路基板を取付け
るので、ユニツトＢ内に相当数の増設用基板を取
付けるためのスペースと接続用の構成を用意する
必要がある。
このようなユニツトＢに収納して取付ける本発
明のメモリ基板１は、第１図のような構成になつ
ている。即ち、下端部には、前述のマザーボード
上にコネクタジヤツクと電気的に接続されるコネ
クタ３が突設され、左下部には、半導体メモリ４
ａをマトリツクス状に配列して基板１に直接半田
付けすることにより標準装備された例えば1Mバ
イトの容量を有する半導体メモリ群４が設けられ
ている。そして、この半導体メモリ群４の周辺三
箇所に、メモリを増設するための増設用エリア５
ａ，５ｂ，５ｃがそれぞれ設けられているととも
に、この各増設用エリア５ａ，５ｂ，５ｃには、
それぞれデータバスラインに接続されたデータバ
ス用コネクタ６ａ，６ｂ，６ｃとアドレスバスラ
インおよび接続バスラインにそれぞれ接続された
アドレス兼制御バス用コネクタ７ａ，７ｂ，７ｃ
とが半田付けにより取付けられており、データバ
ス用コネクタ６ａ〜６ｃが水平に位置するアドレ
スバス兼制御バス用コネクタ７ａ〜７ｃに対し所
定角度だけ傾斜されて相互に非平行状態に配設さ
れている。また、各増設用エリア５ａ〜５ｃにお
けるそれぞれ一対のコネクタ６ａ，７ａ，６ｂ，
７ｂ，６ｃ，７ｃは、何れも同一の配置状態とな
つている。
明のメモリ基板１は、第１図のような構成になつ
ている。即ち、下端部には、前述のマザーボード
上にコネクタジヤツクと電気的に接続されるコネ
クタ３が突設され、左下部には、半導体メモリ４
ａをマトリツクス状に配列して基板１に直接半田
付けすることにより標準装備された例えば1Mバ
イトの容量を有する半導体メモリ群４が設けられ
ている。そして、この半導体メモリ群４の周辺三
箇所に、メモリを増設するための増設用エリア５
ａ，５ｂ，５ｃがそれぞれ設けられているととも
に、この各増設用エリア５ａ，５ｂ，５ｃには、
それぞれデータバスラインに接続されたデータバ
ス用コネクタ６ａ，６ｂ，６ｃとアドレスバスラ
インおよび接続バスラインにそれぞれ接続された
アドレス兼制御バス用コネクタ７ａ，７ｂ，７ｃ
とが半田付けにより取付けられており、データバ
ス用コネクタ６ａ〜６ｃが水平に位置するアドレ
スバス兼制御バス用コネクタ７ａ〜７ｃに対し所
定角度だけ傾斜されて相互に非平行状態に配設さ
れている。また、各増設用エリア５ａ〜５ｃにお
けるそれぞれ一対のコネクタ６ａ，７ａ，６ｂ，
７ｂ，６ｃ，７ｃは、何れも同一の配置状態とな
つている。
また、半導体メモリ群４および各増設用エリア
５ａ〜５ｃを囲むようにメモリ制御用IC８ａが
Ｌ字状に配列して周辺部に取付けられたメモリ制
御回路８が設けられており、このメモリ制御回路
８は、半導体メモリ群４および各ユーザにより
個々に増設されるメモリの制御を行なう。
５ａ〜５ｃを囲むようにメモリ制御用IC８ａが
Ｌ字状に配列して周辺部に取付けられたメモリ制
御回路８が設けられており、このメモリ制御回路
８は、半導体メモリ群４および各ユーザにより
個々に増設されるメモリの制御を行なう。
前記増設用エリア５ａ〜５ｃに装着するメモリ
増設用基板９には、前記半導体メモリ群４と同一
の半導体メモリ１０ａを同一形状に配して半田付
けして成る半導体メモリ群１０が設けられている
と共に、各増設用エリア５ａ〜５ｃの各一対のコ
ネクタ６ａ，７ａ，６ｂ，７ｂ，６ｃ，７ｃに対
応して一対のコネクタ１１，１２が同一形状に配
して部品取付面上に設けられており、一方のコネ
クタ１１には半導体メモリ群１０のデータバスが
且つ他方のコネクタ１２にはアドレスバスおよび
制御バスがそれぞれ接続されている。
増設用基板９には、前記半導体メモリ群４と同一
の半導体メモリ１０ａを同一形状に配して半田付
けして成る半導体メモリ群１０が設けられている
と共に、各増設用エリア５ａ〜５ｃの各一対のコ
ネクタ６ａ，７ａ，６ｂ，７ｂ，６ｃ，７ｃに対
応して一対のコネクタ１１，１２が同一形状に配
して部品取付面上に設けられており、一方のコネ
クタ１１には半導体メモリ群１０のデータバスが
且つ他方のコネクタ１２にはアドレスバスおよび
制御バスがそれぞれ接続されている。
そして、メモリ基板１にメモリを増設したい場
合には、第１図の状態から１点鎖線矢印で示すよ
うに増設用基板９を裏返して各コネクタ１１，１
２を例えば増設用エリア５ｂ，５ｃの対応するコ
ネクタ６ｂ，７ｂ，６ｃ，７ｃに挿入し、電気的
接続状態に取付ける。この取付け状態を示した第
２図から明らかなように、各半導体メモリ１０ａ
がコネクタ６ｂ，７ｂ，６ｃ，７ｃの長さにより
両基板１，９間に形成される隙間内に収納される
ことになり、メモリ増設における薄型化を図れ
る。つまり、第４図において示したようにユニツ
トＢ内に縦列される各回路基板Ａの間隙を有効に
利用することになり、ユニツトＢを含む装置全体
の小型化を図ることができる。
合には、第１図の状態から１点鎖線矢印で示すよ
うに増設用基板９を裏返して各コネクタ１１，１
２を例えば増設用エリア５ｂ，５ｃの対応するコ
ネクタ６ｂ，７ｂ，６ｃ，７ｃに挿入し、電気的
接続状態に取付ける。この取付け状態を示した第
２図から明らかなように、各半導体メモリ１０ａ
がコネクタ６ｂ，７ｂ，６ｃ，７ｃの長さにより
両基板１，９間に形成される隙間内に収納される
ことになり、メモリ増設における薄型化を図れ
る。つまり、第４図において示したようにユニツ
トＢ内に縦列される各回路基板Ａの間隙を有効に
利用することになり、ユニツトＢを含む装置全体
の小型化を図ることができる。
また、データバス用コネクタ６ａ〜６ｃがアド
レス兼接続バス用コネクタ７ａ〜７ｃに対し傾斜
して互いに非平行状態に配設されているから、増
設用基板９の誤挿入によるデータバスとアドレス
バス並びに制御バスとの誤接続を確実に防止する
ことができる。さらに、各増設用エリア５ａ〜５
ｃにおける各一対のコネクタ６ａ，７ａ，６ｂ，
７ｂ、６ｃ，７ｃがそれぞれ同一のピン配列に形
成され、且つ各ピン信号も同一に割当てられてい
るので、増設用基板９を何れの増設用エリア５ａ
〜５ｃにも接続可能であり、増設用基板９の互換
性を得ている。更に又、メモリ基板１の半導体メ
モリ群４と各増設用エリア５ａ〜５ｃに増設され
る増設用基板９の半導体メモリ群１０とが、それ
ぞれの半導体メモリ４ａ，１０ａが同一形状に配
列された構成になつているので、メンテナンス性
にも優れている。
レス兼接続バス用コネクタ７ａ〜７ｃに対し傾斜
して互いに非平行状態に配設されているから、増
設用基板９の誤挿入によるデータバスとアドレス
バス並びに制御バスとの誤接続を確実に防止する
ことができる。さらに、各増設用エリア５ａ〜５
ｃにおける各一対のコネクタ６ａ，７ａ，６ｂ，
７ｂ、６ｃ，７ｃがそれぞれ同一のピン配列に形
成され、且つ各ピン信号も同一に割当てられてい
るので、増設用基板９を何れの増設用エリア５ａ
〜５ｃにも接続可能であり、増設用基板９の互換
性を得ている。更に又、メモリ基板１の半導体メ
モリ群４と各増設用エリア５ａ〜５ｃに増設され
る増設用基板９の半導体メモリ群１０とが、それ
ぞれの半導体メモリ４ａ，１０ａが同一形状に配
列された構成になつているので、メンテナンス性
にも優れている。
次に、電気的構成を示した第３図において、第
１図および第２図と同一若しくは同等のものには
同一の符号を付してあり、以下に詳述する。電子
計算機システムのCPU回路１３は、与えられた
命令にしたがつて各種信号を出力して命令処理を
行うもので、メモリ基板１のコネクタ３、メモリ
基板１の各データバス用コネクタ６ａ〜６ｃと各
増設用基板９のデータバス用コネクタ１１との各
接続部１４ａ，１４ｂ，１４ｃ、メモリ基板１の
各アドレスバス兼制御バス用コネクタ７ａ〜７ｃ
と各増設用基板９のアドレスバス兼制御バス用コ
ネクタ１２との各接続部１５ａ，１５ｂ，１５ｃ
を介してメモリ基板１の半導体メモリ群４および
破線で囲つた各増設用エリア５ａ〜５ｃにそれぞ
れ接続された増設用基板９の各半導体メモリ群１
０に接続されている。そして各半導体メモリ群
４，１０には、CPU回路１３から双方向性デー
タバスD0〜31、下位アドレスデータAL0〜oおよび
メモリの内容の読み出しかメモリにデータ書き込
むかの何れかを示すリード・ライト制御信号Ｒ／
Ｗが供給されているとともに、各半導体メモリ群
４，１０を選択するためのアドレス比較器１６ａ
〜１６ｄから各半導体メモリ群４，１０に選択信
号Sa〜Sdを供給する。又、スイツチ等で割付け
られた各半導体メモリ群４，１０の先頭アドレス
設定回路の出力と、それぞれ増設された半導体メ
モリ群１０の先頭番地とメモリ基板１の先頭番地
との差を示す予め設定された定数データＫ１，Ｋ
２，Ｋ３とが、加算器１８ａ，１８ｂ，１８ｃに
おいてそれぞれ加算され、この加算器１８ａ〜１
８ｃから出力される半導体メモリ群４，１０のア
ドレスの上位データAa〜Adがアドレス比較器１
６ｂ〜１６ｄに供給される。従つて、各アドレス
比較器１６ａ〜１６ｄはCPU回路１３からの上
位アドレスデータAH0〜3に対応する半導体メモリ
群１０を選択する。尚、アドレス比較器１６ａ〜
１６ｄ、加算器１８ａ〜１８ｃおよび先頭アドレ
ス設定回路１８は第１１図のメモリ制御回路８に
より構成されている。
１図および第２図と同一若しくは同等のものには
同一の符号を付してあり、以下に詳述する。電子
計算機システムのCPU回路１３は、与えられた
命令にしたがつて各種信号を出力して命令処理を
行うもので、メモリ基板１のコネクタ３、メモリ
基板１の各データバス用コネクタ６ａ〜６ｃと各
増設用基板９のデータバス用コネクタ１１との各
接続部１４ａ，１４ｂ，１４ｃ、メモリ基板１の
各アドレスバス兼制御バス用コネクタ７ａ〜７ｃ
と各増設用基板９のアドレスバス兼制御バス用コ
ネクタ１２との各接続部１５ａ，１５ｂ，１５ｃ
を介してメモリ基板１の半導体メモリ群４および
破線で囲つた各増設用エリア５ａ〜５ｃにそれぞ
れ接続された増設用基板９の各半導体メモリ群１
０に接続されている。そして各半導体メモリ群
４，１０には、CPU回路１３から双方向性デー
タバスD0〜31、下位アドレスデータAL0〜oおよび
メモリの内容の読み出しかメモリにデータ書き込
むかの何れかを示すリード・ライト制御信号Ｒ／
Ｗが供給されているとともに、各半導体メモリ群
４，１０を選択するためのアドレス比較器１６ａ
〜１６ｄから各半導体メモリ群４，１０に選択信
号Sa〜Sdを供給する。又、スイツチ等で割付け
られた各半導体メモリ群４，１０の先頭アドレス
設定回路の出力と、それぞれ増設された半導体メ
モリ群１０の先頭番地とメモリ基板１の先頭番地
との差を示す予め設定された定数データＫ１，Ｋ
２，Ｋ３とが、加算器１８ａ，１８ｂ，１８ｃに
おいてそれぞれ加算され、この加算器１８ａ〜１
８ｃから出力される半導体メモリ群４，１０のア
ドレスの上位データAa〜Adがアドレス比較器１
６ｂ〜１６ｄに供給される。従つて、各アドレス
比較器１６ａ〜１６ｄはCPU回路１３からの上
位アドレスデータAH0〜3に対応する半導体メモリ
群１０を選択する。尚、アドレス比較器１６ａ〜
１６ｄ、加算器１８ａ〜１８ｃおよび先頭アドレ
ス設定回路１８は第１１図のメモリ制御回路８に
より構成されている。
いま仮に、電子計算機が第３図に図示する群の
うちの最上位の半導体メモリ群１０をアクセスし
た場合、CPU回路１３からのデータの読み出し
か書き込みかを示すリード・ライト制御信号Ｒ／
ＷとアドレスデータAL，AHとが出力される。こ
こで、アドレス比較器１６ａ〜１６ｄは、出力さ
れた上位アドレスデータAHと、アドレス設定回
路１７と加算器１８ａ〜１８ｃとにより決定され
た半導体メモリ群４，１０のアドレスの上位デー
タAa〜Adとを比較する。この時、上位アドレス
データAHが最上位に図示した半導体メモリ群１
０のアドレスの上位データAbと等しくなるので、
第２のアドレス比較器１６ｂからのみ選択信号
Sbが出力され、最上位に図示する半導体メモリ
群１０がアクテイブとなり、アクセスできる。こ
のように、単一のメモリ基板１にメモリを増設で
きるようにすることにより、メモリ基板の数を増
やすことなくメモリの増設ができ、メモリ制御回
路等も簡単な構成となる。また、メモリ部となる
半導体メモリ群４と制御部を区別して配置してい
ることにより、メモリ基板１の機能を容易に判別
でき、メンテナンス性が向上する。
うちの最上位の半導体メモリ群１０をアクセスし
た場合、CPU回路１３からのデータの読み出し
か書き込みかを示すリード・ライト制御信号Ｒ／
ＷとアドレスデータAL，AHとが出力される。こ
こで、アドレス比較器１６ａ〜１６ｄは、出力さ
れた上位アドレスデータAHと、アドレス設定回
路１７と加算器１８ａ〜１８ｃとにより決定され
た半導体メモリ群４，１０のアドレスの上位デー
タAa〜Adとを比較する。この時、上位アドレス
データAHが最上位に図示した半導体メモリ群１
０のアドレスの上位データAbと等しくなるので、
第２のアドレス比較器１６ｂからのみ選択信号
Sbが出力され、最上位に図示する半導体メモリ
群１０がアクテイブとなり、アクセスできる。こ
のように、単一のメモリ基板１にメモリを増設で
きるようにすることにより、メモリ基板の数を増
やすことなくメモリの増設ができ、メモリ制御回
路等も簡単な構成となる。また、メモリ部となる
半導体メモリ群４と制御部を区別して配置してい
ることにより、メモリ基板１の機能を容易に判別
でき、メンテナンス性が向上する。
＜発明の効果＞
以上詳述したように本発明のメモリ基板装置に
よると、半導体メモリ群を装備した増設用基板
を、メモリ基板の増設用エリアにコネクタを介し
て接続して半導体メモリを増設できるので、メモ
リ基板の数を増やすことなくメモリ容量を増大で
きるとともに、前記コネクタがデータバスライン
およびアドレスバスラインに接続されているか
ら、増設した半導体メモリを単一のメモリ基板の
メモリ制御回路を共用して制御でき従来のように
半導体メモリの増設に伴つてこれのメモリ制御回
路を設ける必要がなく、このメモリ制御回路を設
ける回路基板の数も増えることがない。従つて、
基板の数が少ないことによつて実装が簡単となる
とともに、メンテナンス性が格段に向上する。
よると、半導体メモリ群を装備した増設用基板
を、メモリ基板の増設用エリアにコネクタを介し
て接続して半導体メモリを増設できるので、メモ
リ基板の数を増やすことなくメモリ容量を増大で
きるとともに、前記コネクタがデータバスライン
およびアドレスバスラインに接続されているか
ら、増設した半導体メモリを単一のメモリ基板の
メモリ制御回路を共用して制御でき従来のように
半導体メモリの増設に伴つてこれのメモリ制御回
路を設ける必要がなく、このメモリ制御回路を設
ける回路基板の数も増えることがない。従つて、
基板の数が少ないことによつて実装が簡単となる
とともに、メンテナンス性が格段に向上する。
各図面は本発明のメモリ基板装置の一実施例を
示し、第１図は分解正面図、第２図は切断側面
図、第３図は電気的構成部分のブロツク図、第４
図は斜視図である。 １……メモリ基板、４……メモリ基板の半導体
メモリ群、４ａ，１０ａ……半導体メモリ、５ａ
〜５ｃ……増設用エリア、６ａ〜６ｃ，７ａ〜７
ｃ……コネクタ、８……メモリ制御回路、９……
増設用基板、１１，１２……増設用基板のコネク
タ。
示し、第１図は分解正面図、第２図は切断側面
図、第３図は電気的構成部分のブロツク図、第４
図は斜視図である。 １……メモリ基板、４……メモリ基板の半導体
メモリ群、４ａ，１０ａ……半導体メモリ、５ａ
〜５ｃ……増設用エリア、６ａ〜６ｃ，７ａ〜７
ｃ……コネクタ、８……メモリ制御回路、９……
増設用基板、１１，１２……増設用基板のコネク
タ。
Claims (1)
- １ 電子計算機システムにおける複数枚の半導体
メモリ基板がユニツト化されたメモリ基板装置に
おいて、前記半導体メモリ基板に、標準装備され
た半導体メモリ群と、メモリ増設用エリアと、メ
モリ制御回路とを有し、前記増設用エリアには、
予めデータバスラインおよびアドレスバスライン
がそれぞれ接続された一対のコネクタを設けると
ともに、増設用の半導体メモリ群を具備し前記コ
ネクタを介して前記増設用エリアに着脱自在に装
着されるメモリの増設用基板を備えて成ることを
特徴とするメモリ基板装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044575A JPS62202597A (ja) | 1986-02-28 | 1986-02-28 | メモリ基板装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044575A JPS62202597A (ja) | 1986-02-28 | 1986-02-28 | メモリ基板装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202597A JPS62202597A (ja) | 1987-09-07 |
| JPH0535593B2 true JPH0535593B2 (ja) | 1993-05-26 |
Family
ID=12695301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044575A Granted JPS62202597A (ja) | 1986-02-28 | 1986-02-28 | メモリ基板装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202597A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581850A (ja) * | 1991-07-19 | 1993-04-02 | Mitsubishi Electric Corp | メモリｉｃ及びメモリ装置 |
-
1986
- 1986-02-28 JP JP61044575A patent/JPS62202597A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202597A (ja) | 1987-09-07 |
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