JPH0535599A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0535599A JPH0535599A JP3187441A JP18744191A JPH0535599A JP H0535599 A JPH0535599 A JP H0535599A JP 3187441 A JP3187441 A JP 3187441A JP 18744191 A JP18744191 A JP 18744191A JP H0535599 A JPH0535599 A JP H0535599A
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Abstract
(57)【要約】
【目的】 論理アドレスを変換した物理アドレスの一部
を用いてキャッシュメモリを読み出す場合にも、高速で
読み出しを行える情報処理装置を提供する。 【構成】 前回のアドレス変換で得られた物理アドレス
上位部のキャッシュメモリを読み出す部分を旧キャッシ
ュ読み出し部ＯＰＡ（１３：１２）としてレジスタ１４
に記憶し、次のアドレス変換を行っている間に旧キャッ
シュ読み出し部と論理アドレスのオフセット部ＬＡ（１
１：０）とによってキャッシュメモリを読み出す。アド
レス変換終了後、変換後の新キャッシュ読み出し部ＰＡ
（１３：１２）と旧キャッシュ読み出し部ＯＰＡ（１
３：１２）との比較と、物理アドレスＰＡ（３１：１
４）とタグアドレスとの比較を行う。これらの比較結果
が一致していれば既に読み出してあるデータを出力す
る。
を用いてキャッシュメモリを読み出す場合にも、高速で
読み出しを行える情報処理装置を提供する。 【構成】 前回のアドレス変換で得られた物理アドレス
上位部のキャッシュメモリを読み出す部分を旧キャッシ
ュ読み出し部ＯＰＡ（１３：１２）としてレジスタ１４
に記憶し、次のアドレス変換を行っている間に旧キャッ
シュ読み出し部と論理アドレスのオフセット部ＬＡ（１
１：０）とによってキャッシュメモリを読み出す。アド
レス変換終了後、変換後の新キャッシュ読み出し部ＰＡ
（１３：１２）と旧キャッシュ読み出し部ＯＰＡ（１
３：１２）との比較と、物理アドレスＰＡ（３１：１
４）とタグアドレスとの比較を行う。これらの比較結果
が一致していれば既に読み出してあるデータを出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、仮想記憶対応の情報処
理装置に関するものであり、特に論理アドレスから変換
された物理アドレスの一部をキャッシュメモリのタグア
ドレスの読み出しに使用する方式の情報処理装置に関す
るものである。
理装置に関するものであり、特に論理アドレスから変換
された物理アドレスの一部をキャッシュメモリのタグア
ドレスの読み出しに使用する方式の情報処理装置に関す
るものである。
【０００２】
【従来の技術】物理アドレスタグを持つキャッシュメモ
リを有する仮想記憶システムにおいては、一般に、キャ
ッシュメモリのアクセスを高速に行なうため、論理アド
レスから物理アドレスへの変換をアドレス変換バッファ
ＴＬＢ(Translation LookasideBuffer)で行う。これと
並行して、変換を行わない論理アドレスの下位部、即ち
論理アドレスがそのまま物理アドレスに対応する部分
（オフセット部と呼ばれる）を用いてキャッシュメモリ
のエントリ（タグアドレス及びデータ）の読み出しを行
う。そして、ＴＬＢでのアドレス変換が終了した後、Ｔ
ＬＢで得られた物理アドレスと、該物理アドレスの一部
及び論理アドレスのオフセット部を用いて読み出された
タグアドレスとの比較を行い、これらのアドレス同士が
一致すればキャッシュヒットとなり、キャッシュメモリ
からタグアドレスと同時に読み出されていたデータが出
力される。上記のアドレス同士が一致しなければキャッ
シュミスになり、外部メモリ装置のアクセスを行うとい
う方式が用いられる。
リを有する仮想記憶システムにおいては、一般に、キャ
ッシュメモリのアクセスを高速に行なうため、論理アド
レスから物理アドレスへの変換をアドレス変換バッファ
ＴＬＢ(Translation LookasideBuffer)で行う。これと
並行して、変換を行わない論理アドレスの下位部、即ち
論理アドレスがそのまま物理アドレスに対応する部分
（オフセット部と呼ばれる）を用いてキャッシュメモリ
のエントリ（タグアドレス及びデータ）の読み出しを行
う。そして、ＴＬＢでのアドレス変換が終了した後、Ｔ
ＬＢで得られた物理アドレスと、該物理アドレスの一部
及び論理アドレスのオフセット部を用いて読み出された
タグアドレスとの比較を行い、これらのアドレス同士が
一致すればキャッシュヒットとなり、キャッシュメモリ
からタグアドレスと同時に読み出されていたデータが出
力される。上記のアドレス同士が一致しなければキャッ
シュミスになり、外部メモリ装置のアクセスを行うとい
う方式が用いられる。
【０００３】しかし、この方法を用いることができるの
はＴＬＢで管理するメモリ空間（ページ）の大きさ（ペ
ージサイズ）がキャッシュメモリの容量よりも大きな場
合である。即ち、ダイレクトマップ方式のキャッシュメ
モリであればキャッシュメモリの１セットの容量よりも
大きな場合、セットアソシェイティブ方式のキャッシュ
メモリであれば１セットの容量よりも大きな場合に、こ
の方法を用いることができる。もしページサイズがキャ
ッシュメモリの１セットの容量よりも小さければ、キャ
ッシュメモリのエントリの読み出しにオフセット部以外
の物理アドレスの一部を使用することになる。そのた
め、論理アドレスの上位部をＴＬＢで物理アドレスに変
換した後、変換した物理アドレスの下位何ビットかと論
理アドレスのオフセットの部分とをあわせたアドレスを
使ってキャッシュメモリのエントリの読み出しを行うこ
とになる。そして、読み出されたタグアドレスと物理ア
ドレス上位部との比較を行ってキャッシュヒット又はキ
ャッシュミスを判定する。
はＴＬＢで管理するメモリ空間（ページ）の大きさ（ペ
ージサイズ）がキャッシュメモリの容量よりも大きな場
合である。即ち、ダイレクトマップ方式のキャッシュメ
モリであればキャッシュメモリの１セットの容量よりも
大きな場合、セットアソシェイティブ方式のキャッシュ
メモリであれば１セットの容量よりも大きな場合に、こ
の方法を用いることができる。もしページサイズがキャ
ッシュメモリの１セットの容量よりも小さければ、キャ
ッシュメモリのエントリの読み出しにオフセット部以外
の物理アドレスの一部を使用することになる。そのた
め、論理アドレスの上位部をＴＬＢで物理アドレスに変
換した後、変換した物理アドレスの下位何ビットかと論
理アドレスのオフセットの部分とをあわせたアドレスを
使ってキャッシュメモリのエントリの読み出しを行うこ
とになる。そして、読み出されたタグアドレスと物理ア
ドレス上位部との比較を行ってキャッシュヒット又はキ
ャッシュミスを判定する。
【０００４】図４に上記従来の情報処理装置の一例の概
略構成図を示す。図４の情報処理装置は、中央処理装置
１と、中央処理装置１で生成された３２ビットの論理ア
ドレスの上位２０ビットを３２ビット物理アドレスの上
位２０ビットに変換するＴＬＢ２と、ダイレクトマップ
方式のキャッシュメモリ３とを有している。ＴＬＢ２
は、論理アドレスを格納しておく論理アドレス格納部２
１と、各論理アドレスに対応した物理アドレスを格納し
ておく物理アドレス格納部２２から構成されている。ダ
イレクトマップ方式のキャッシュメモリ３は、デコーダ
３１と、タグアドレスを格納するタグ部３２と、データ
部３３と、比較器３４と、トライステートバッファ３５
とを有している。
略構成図を示す。図４の情報処理装置は、中央処理装置
１と、中央処理装置１で生成された３２ビットの論理ア
ドレスの上位２０ビットを３２ビット物理アドレスの上
位２０ビットに変換するＴＬＢ２と、ダイレクトマップ
方式のキャッシュメモリ３とを有している。ＴＬＢ２
は、論理アドレスを格納しておく論理アドレス格納部２
１と、各論理アドレスに対応した物理アドレスを格納し
ておく物理アドレス格納部２２から構成されている。ダ
イレクトマップ方式のキャッシュメモリ３は、デコーダ
３１と、タグアドレスを格納するタグ部３２と、データ
部３３と、比較器３４と、トライステートバッファ３５
とを有している。
【０００５】図４の情報処理装置においては、メモリ空
間を４０９６バイト（２の１２乗バイト：通常４Ｋバイ
トと称される）のページに分割して管理しているので、
論理アドレスの下位１２ビットはオフセット部となる。
キャッシュメモリ３の容量は１６Ｋバイト（２の１４乗
バイト）であるとすると、タグアドレスは１８ビット
（３２−１４＝１８）に決められ、キャッシュメモリ３
のエントリの読み出しには物理アドレスの下位１４ビッ
トが用いられる。
間を４０９６バイト（２の１２乗バイト：通常４Ｋバイ
トと称される）のページに分割して管理しているので、
論理アドレスの下位１２ビットはオフセット部となる。
キャッシュメモリ３の容量は１６Ｋバイト（２の１４乗
バイト）であるとすると、タグアドレスは１８ビット
（３２−１４＝１８）に決められ、キャッシュメモリ３
のエントリの読み出しには物理アドレスの下位１４ビッ
トが用いられる。
【０００６】以上の構成を有する情報処理装置における
キャッシュメモリ３のアクセス動作について説明する。
まず、中央処理装置１で生成された３２ビットの論理ア
ドレスＬＡ（３１：０）の上位２０ビットＬＡ（３１：
１２）をＴＬＢ２で物理アドレスの上位２０ビットＰＡ
（３１：１２）に変換する。そして、変換した物理アド
レスの下位２ビットＰＡ（１３：１２）および論理アド
レスの下位１２ビットＬＡ（１２：０）を合わせた１４
ビットの信号を用いて、キャッシュメモリ３のエントリ
の読み出しを行う。具体的には、前記１４ビットの信号
をデコーダ３１によりデコードして、選択されたエント
リのタグ部３２からタグアドレスを、データ部３３から
データをそれぞれ読み出す。次に、ＴＬＢ２でのアドレ
ス変換が終了した後、読み出されたタグアドレスと物理
アドレスの上位１８ビットＰＡ（３１：１４）との比較
を比較器３４で行い、一致した場合にはキャッシュヒッ
トとなり、トライステートバッファ３５を介して予めデ
ータ部３３から読み出されていたデータが出力される。
一致しない場合にはキャッシュミスになり、外部メモリ
装置がアクセスされる。
キャッシュメモリ３のアクセス動作について説明する。
まず、中央処理装置１で生成された３２ビットの論理ア
ドレスＬＡ（３１：０）の上位２０ビットＬＡ（３１：
１２）をＴＬＢ２で物理アドレスの上位２０ビットＰＡ
（３１：１２）に変換する。そして、変換した物理アド
レスの下位２ビットＰＡ（１３：１２）および論理アド
レスの下位１２ビットＬＡ（１２：０）を合わせた１４
ビットの信号を用いて、キャッシュメモリ３のエントリ
の読み出しを行う。具体的には、前記１４ビットの信号
をデコーダ３１によりデコードして、選択されたエント
リのタグ部３２からタグアドレスを、データ部３３から
データをそれぞれ読み出す。次に、ＴＬＢ２でのアドレ
ス変換が終了した後、読み出されたタグアドレスと物理
アドレスの上位１８ビットＰＡ（３１：１４）との比較
を比較器３４で行い、一致した場合にはキャッシュヒッ
トとなり、トライステートバッファ３５を介して予めデ
ータ部３３から読み出されていたデータが出力される。
一致しない場合にはキャッシュミスになり、外部メモリ
装置がアクセスされる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、アドレス変換装置２で論理アドレスの物
理アドレスへの変換が終了した後、変換された物理アド
レスの一部をキャッシュメモリのエントリの読み出しに
使用しなければならないため、アドレス変換装置２での
アドレス変換が終了するまでキャッシュメモリ３のエン
トリの読み出しが開始できず、キャッシュメモリ３の読
み出しが遅くなるという問題点を有していた。
うな構成では、アドレス変換装置２で論理アドレスの物
理アドレスへの変換が終了した後、変換された物理アド
レスの一部をキャッシュメモリのエントリの読み出しに
使用しなければならないため、アドレス変換装置２での
アドレス変換が終了するまでキャッシュメモリ３のエン
トリの読み出しが開始できず、キャッシュメモリ３の読
み出しが遅くなるという問題点を有していた。
【０００８】本発明は上記問題点に鑑み、論理アドレス
をアドレス変換することにより得られる物理アドレスの
一部をキャッシュメモリのエントリの読み出しに使用す
る場合にも、高速で読み出しを行うことができる情報処
理装置を提供することを目的とする。
をアドレス変換することにより得られる物理アドレスの
一部をキャッシュメモリのエントリの読み出しに使用す
る場合にも、高速で読み出しを行うことができる情報処
理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、前回の論理アドレスの上位部を
アドレス変換することにより得られた物理アドレス上位
部のキャッシュメモリを読み出す部分を旧キャッシュ読
み出し部としてレジスタに記憶しておき、次のアドレス
変換を行うと同時に旧キャッシュ読み出し部と論理アド
レスのオフセット部とによってキャッシュメモリのエン
トリを読み出し、アドレス変換で得られる物理アドレス
上位部のキャッシュ読み出し部が旧キャッシュ読み出し
部と同じであれば、既に読み出したエントリのデータを
読み出しデータとするものである。
め、請求項１の発明は、前回の論理アドレスの上位部を
アドレス変換することにより得られた物理アドレス上位
部のキャッシュメモリを読み出す部分を旧キャッシュ読
み出し部としてレジスタに記憶しておき、次のアドレス
変換を行うと同時に旧キャッシュ読み出し部と論理アド
レスのオフセット部とによってキャッシュメモリのエン
トリを読み出し、アドレス変換で得られる物理アドレス
上位部のキャッシュ読み出し部が旧キャッシュ読み出し
部と同じであれば、既に読み出したエントリのデータを
読み出しデータとするものである。
【００１０】具体的に請求項１の発明が講じた解決手段
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリを記憶するダイレクト
マップ方式又はセットアソシェイティブ方式のキャッシ
ュメモリと、前記論理アドレスの上位部を物理アドレス
上位部に変換するアドレス変換装置と、該アドレス変換
装置において前回のアドレス変換で得られた物理アドレ
ス上位部にあり前記キャッシュメモリの読み出しに用い
られた旧キャッシュ読み出し部を記憶するレジスタと、
該レジスタに記憶されている旧キャッシュ読み出し部と
前記アドレス変換装置で得られた物理アドレス上位部の
新キャッシュ読み出し部とを比較する比較手段とを備
え、前記レジスタに記憶されている旧キャッシュ読み出
し部とアドレス変換されない前記論理アドレスの下位部
からなるオフセット部とにより前記キャッシュメモリか
らエントリを読み出し、前記比較手段において旧キャッ
シュ読み出し部と新キャッシュ読み出し部とが一致して
いることが検出された場合に前記キャッシュメモリによ
って読み出されたデータを読み出しデータとし、一致し
ていないことが検出された場合には前記アドレス変換装
置で得られた前記物理アドレス上位部の新キャッシュ読
み出し部が前記レジスタに記憶された後に、該レジスタ
の記憶内容と前記論理アドレスのオフセット部とにより
前記キャッシュメモリから読み出されたエントリのデー
タを読み出しデータとする構成とするものである。
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリを記憶するダイレクト
マップ方式又はセットアソシェイティブ方式のキャッシ
ュメモリと、前記論理アドレスの上位部を物理アドレス
上位部に変換するアドレス変換装置と、該アドレス変換
装置において前回のアドレス変換で得られた物理アドレ
ス上位部にあり前記キャッシュメモリの読み出しに用い
られた旧キャッシュ読み出し部を記憶するレジスタと、
該レジスタに記憶されている旧キャッシュ読み出し部と
前記アドレス変換装置で得られた物理アドレス上位部の
新キャッシュ読み出し部とを比較する比較手段とを備
え、前記レジスタに記憶されている旧キャッシュ読み出
し部とアドレス変換されない前記論理アドレスの下位部
からなるオフセット部とにより前記キャッシュメモリか
らエントリを読み出し、前記比較手段において旧キャッ
シュ読み出し部と新キャッシュ読み出し部とが一致して
いることが検出された場合に前記キャッシュメモリによ
って読み出されたデータを読み出しデータとし、一致し
ていないことが検出された場合には前記アドレス変換装
置で得られた前記物理アドレス上位部の新キャッシュ読
み出し部が前記レジスタに記憶された後に、該レジスタ
の記憶内容と前記論理アドレスのオフセット部とにより
前記キャッシュメモリから読み出されたエントリのデー
タを読み出しデータとする構成とするものである。
【００１１】また、請求項２の発明は、請求項１の発明
において、比較手段が旧キャッシュ読み出し部と新キャ
ッシュ読み出し部とが一致することを検出し、しかもア
ドレス変換装置で得られた物理アドレス上位部と既に読
み出されているエントリのタグアドレスとが一致する場
合に、タグアドレスと同時に既に読み出されていたエン
トリのデータを出力するものである。具体的には、請求
項１の発明に、前記比較手段において旧キャッシュ読み
出し部と新キャッシュ読み出し部とが一致していること
が検出され、かつ前記キャッシュメモリから読み出され
たエントリのタグアドレスと前記アドレス変換装置で得
られた物理アドレス上位部とが一致する場合に、前記レ
ジスタに記憶されている旧キャッシュ読み出し部と前記
論理アドレスのオフセット部とにより前記キャッシュメ
モリから読み出されたエントリの読み出しデータを出力
するデータ出力手段を更に付加する構成とするものであ
る。
において、比較手段が旧キャッシュ読み出し部と新キャ
ッシュ読み出し部とが一致することを検出し、しかもア
ドレス変換装置で得られた物理アドレス上位部と既に読
み出されているエントリのタグアドレスとが一致する場
合に、タグアドレスと同時に既に読み出されていたエン
トリのデータを出力するものである。具体的には、請求
項１の発明に、前記比較手段において旧キャッシュ読み
出し部と新キャッシュ読み出し部とが一致していること
が検出され、かつ前記キャッシュメモリから読み出され
たエントリのタグアドレスと前記アドレス変換装置で得
られた物理アドレス上位部とが一致する場合に、前記レ
ジスタに記憶されている旧キャッシュ読み出し部と前記
論理アドレスのオフセット部とにより前記キャッシュメ
モリから読み出されたエントリの読み出しデータを出力
するデータ出力手段を更に付加する構成とするものであ
る。
【００１２】更に、請求項３の発明は、請求項１の発明
において、比較手段が旧キャッシュ読み出し部と新キャ
ッシュ読み出し部とが一致しないことを検出した場合
に、アドレス変換装置で得られた物理アドレス上位部の
新キャッシュ読み出し部がレジスタに格納される間、中
央処理装置の処理を一時的に停止するものである。具体
的には、請求項１の発明に、前記比較手段において旧キ
ャッシュ読み出し部と新キャッシュ読み出し部とが一致
していないことが検出された場合に、次の１サイクルの
間前記中央処理装置の状態を保持することを前記中央処
理装置に要求する保持要求手段を更に付加する構成とす
るものである。
において、比較手段が旧キャッシュ読み出し部と新キャ
ッシュ読み出し部とが一致しないことを検出した場合
に、アドレス変換装置で得られた物理アドレス上位部の
新キャッシュ読み出し部がレジスタに格納される間、中
央処理装置の処理を一時的に停止するものである。具体
的には、請求項１の発明に、前記比較手段において旧キ
ャッシュ読み出し部と新キャッシュ読み出し部とが一致
していないことが検出された場合に、次の１サイクルの
間前記中央処理装置の状態を保持することを前記中央処
理装置に要求する保持要求手段を更に付加する構成とす
るものである。
【００１３】請求項４の発明は、アドレス変換装置に論
理アドレスの上位部の前記キャッシュメモリの読み出し
に用いられる部分の値にそれぞれ対応する複数のアドレ
ス変換部を設け、論理アドレスの上位部が入力されたと
きに対応するアドレス変換部から出力されるヒット信号
と論理アドレスのオフセット部とによってキャッシュメ
モリのエントリを読み出すものである。
理アドレスの上位部の前記キャッシュメモリの読み出し
に用いられる部分の値にそれぞれ対応する複数のアドレ
ス変換部を設け、論理アドレスの上位部が入力されたと
きに対応するアドレス変換部から出力されるヒット信号
と論理アドレスのオフセット部とによってキャッシュメ
モリのエントリを読み出すものである。
【００１４】具体的に請求項４の発明が講じた解決手段
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリが記憶されるダイレク
トマップ方式又はセットアソシェイティブ方式のキャッ
シュメモリと、前記論理アドレスの上位部を物理アドレ
ス上位部に変換するアドレス変換装置と、該アドレス変
換装置を構成し前記論理アドレスの上位部の前記キャッ
シュメモリの読み出しに用いられるキャッシュ読み出し
部の値に対応してそれぞれ設けられ対応するキャッシュ
読み出し部を含む前記論理アドレスの上位部が入力され
た場合にヒット信号を出力する複数のアドレス変換部と
を備え、該複数のアドレス変換部の何れかからの前記ヒ
ット信号とアドレス変換されない前記論理アドレスの下
位部からなるオフセット部とにより前記キャッシュメモ
リに記憶されているエントリが読み出される構成とする
ものである。
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリが記憶されるダイレク
トマップ方式又はセットアソシェイティブ方式のキャッ
シュメモリと、前記論理アドレスの上位部を物理アドレ
ス上位部に変換するアドレス変換装置と、該アドレス変
換装置を構成し前記論理アドレスの上位部の前記キャッ
シュメモリの読み出しに用いられるキャッシュ読み出し
部の値に対応してそれぞれ設けられ対応するキャッシュ
読み出し部を含む前記論理アドレスの上位部が入力され
た場合にヒット信号を出力する複数のアドレス変換部と
を備え、該複数のアドレス変換部の何れかからの前記ヒ
ット信号とアドレス変換されない前記論理アドレスの下
位部からなるオフセット部とにより前記キャッシュメモ
リに記憶されているエントリが読み出される構成とする
ものである。
【００１５】また、請求項５の発明は、請求項４の発明
において、論理アドレスのオフセット部によってキャッ
シュメモリの複数のエントリを選択し、この選択された
複数のエントリの中から、アドレス変換部の何れかから
のヒット信号に基づいて１つのエントリを選択するもの
である。具体的には、請求項４の発明に、前記論理アド
レスのオフセット部によって前記キャッシュメモリの複
数のエントリを選択する第１のエントリ選択手段と、前
記アドレス変換部の何れかからのヒット信号に基づいて
前記第１のエントリ選択手段によって選択された複数の
エントリのうちの１つを選択する第２のエントリ選択手
段とを更に付加する構成とするものである。
において、論理アドレスのオフセット部によってキャッ
シュメモリの複数のエントリを選択し、この選択された
複数のエントリの中から、アドレス変換部の何れかから
のヒット信号に基づいて１つのエントリを選択するもの
である。具体的には、請求項４の発明に、前記論理アド
レスのオフセット部によって前記キャッシュメモリの複
数のエントリを選択する第１のエントリ選択手段と、前
記アドレス変換部の何れかからのヒット信号に基づいて
前記第１のエントリ選択手段によって選択された複数の
エントリのうちの１つを選択する第２のエントリ選択手
段とを更に付加する構成とするものである。
【００１６】請求項６の発明は、キャッシュメモリに記
憶されているエントリの読み出し情報を記憶する部分を
アドレス変換装置に設け、アドレス変換装置で得られた
物理アドレス上位部に対応するエントリがキャッシュメ
モリに記憶されている場合に読み出し情報を出力し、こ
の読み出し情報と論理アドレスのオフセット部とにより
キャッシュメモリのエントリを読み出すものである。
憶されているエントリの読み出し情報を記憶する部分を
アドレス変換装置に設け、アドレス変換装置で得られた
物理アドレス上位部に対応するエントリがキャッシュメ
モリに記憶されている場合に読み出し情報を出力し、こ
の読み出し情報と論理アドレスのオフセット部とにより
キャッシュメモリのエントリを読み出すものである。
【００１７】具体的に請求項６の発明が講じた解決手段
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリが記憶されるダイレク
トマップ方式又はセットアソシェイティブ方式のキャッ
シュメモリと、前記論理アドレスの上位部を物理アドレ
ス上位部に変換するアドレス変換装置と、該アドレス変
換装置に設けられ前記キャッシュメモリに記憶されてい
るエントリの読み出し情報を格納し前記アドレス変換装
置で得られた物理アドレス上位部に対応するエントリが
前記キャッシュメモリに記憶されている場合に前記読み
出し情報を出力する読み出し情報格納部とを備え、前記
読み出し情報格納部からの読み出し情報とアドレス変換
されない前記論理アドレスの下位部からなるオフセット
部とにより前記キャッシュメモリに記憶されているエン
トリが読み出される構成とするものである。
は、論理アドレスを生成する中央処理装置と、タグアド
レス及びデータよりなるエントリが記憶されるダイレク
トマップ方式又はセットアソシェイティブ方式のキャッ
シュメモリと、前記論理アドレスの上位部を物理アドレ
ス上位部に変換するアドレス変換装置と、該アドレス変
換装置に設けられ前記キャッシュメモリに記憶されてい
るエントリの読み出し情報を格納し前記アドレス変換装
置で得られた物理アドレス上位部に対応するエントリが
前記キャッシュメモリに記憶されている場合に前記読み
出し情報を出力する読み出し情報格納部とを備え、前記
読み出し情報格納部からの読み出し情報とアドレス変換
されない前記論理アドレスの下位部からなるオフセット
部とにより前記キャッシュメモリに記憶されているエン
トリが読み出される構成とするものである。
【００１８】また、請求項７の発明は、請求項６の発明
において、論理アドレスのオフセット部によってキャッ
シュメモリの複数のエントリを選択し、この選択された
複数のエントリの中から、読み出し情報に基づいて１つ
のエントリを選択するものである。具体的には、請求項
６の発明に、前記論理アドレスのオフセット部により前
記キャッシュメモリの複数のエントリを選択する第１の
エントリ選択手段と、前記読み出し情報格納部からの前
記読み出し情報に基づいて前記第１のエントリ選択手段
によって選択された複数のエントリのうちの１つを選択
する第２のエントリ選択手段とを更に付加する構成とす
るものである。
において、論理アドレスのオフセット部によってキャッ
シュメモリの複数のエントリを選択し、この選択された
複数のエントリの中から、読み出し情報に基づいて１つ
のエントリを選択するものである。具体的には、請求項
６の発明に、前記論理アドレスのオフセット部により前
記キャッシュメモリの複数のエントリを選択する第１の
エントリ選択手段と、前記読み出し情報格納部からの前
記読み出し情報に基づいて前記第１のエントリ選択手段
によって選択された複数のエントリのうちの１つを選択
する第２のエントリ選択手段とを更に付加する構成とす
るものである。
【００１９】
【作用】請求項１の発明の構成により、前回の論理アド
レスの上位部をアドレス変換することにより得られた物
理アドレス上位部のキャッシュメモリを読み出す部分が
旧キャッシュ読み出し部としてレジスタに記憶されてい
るので、次のアドレス変換を行っている間に旧キャッシ
ュ読み出し部と論理アドレスのオフセット部とによって
キャッシュメモリのエントリを読み出すことができる。
次に、アドレス変換が終わった後に、アドレス変換で得
られた物理アドレス上位部の新キャッシュ読み出し部と
旧キャッシュ読み出し部との比較が行われ、新旧のキャ
ッシュ読み出し部が一致していれば既に読み出したエン
トリのデータを読み出しデータとしてそのまま処理が続
けられる。従って、論理アドレスのアドレス変換が終了
する前にキャッシュメモリのアクセスを行うことがで
き、キャッシュメモリのアクセス時間を短縮することが
できる。このように、請求項１の発明は、物理アドレス
上位部のキャッシュ読み出し部は前回の物理アドレス上
位部の旧キャッシュ読み出し部と一致することが多いと
いうプログラムの連続性を利用してキャッシュメモリの
読み出し時間を短縮するものである。
レスの上位部をアドレス変換することにより得られた物
理アドレス上位部のキャッシュメモリを読み出す部分が
旧キャッシュ読み出し部としてレジスタに記憶されてい
るので、次のアドレス変換を行っている間に旧キャッシ
ュ読み出し部と論理アドレスのオフセット部とによって
キャッシュメモリのエントリを読み出すことができる。
次に、アドレス変換が終わった後に、アドレス変換で得
られた物理アドレス上位部の新キャッシュ読み出し部と
旧キャッシュ読み出し部との比較が行われ、新旧のキャ
ッシュ読み出し部が一致していれば既に読み出したエン
トリのデータを読み出しデータとしてそのまま処理が続
けられる。従って、論理アドレスのアドレス変換が終了
する前にキャッシュメモリのアクセスを行うことがで
き、キャッシュメモリのアクセス時間を短縮することが
できる。このように、請求項１の発明は、物理アドレス
上位部のキャッシュ読み出し部は前回の物理アドレス上
位部の旧キャッシュ読み出し部と一致することが多いと
いうプログラムの連続性を利用してキャッシュメモリの
読み出し時間を短縮するものである。
【００２０】また、請求項２の発明の構成により、旧新
のキャッシュ読み出し部が一致していることが検出さ
れ、キャッシュメモリから読み出されたエントリのタグ
アドレスとアドレス変換装置で得られた物理アドレス上
位部とが一致する場合に、既に読み出されているエント
リの読み出しデータがデータ出力手段から出力されるの
で、キャッシュメモリの読み出し時間を短縮することが
できる。
のキャッシュ読み出し部が一致していることが検出さ
れ、キャッシュメモリから読み出されたエントリのタグ
アドレスとアドレス変換装置で得られた物理アドレス上
位部とが一致する場合に、既に読み出されているエント
リの読み出しデータがデータ出力手段から出力されるの
で、キャッシュメモリの読み出し時間を短縮することが
できる。
【００２１】また、請求項３の発明の構成により、旧新
のキャッシュ読み出し部が一致していないことが検出さ
れた場合に、保持要求手段によって中央処理装置の状態
を保持する要求が中央処理装置に出力されるので、次の
サイクルでキャッシュメモリを読み出すことにより、１
サイクルを無駄にするだけで処理を続行することができ
る。従って、情報処理装置の処理速度の低下はほとんど
生じない。
のキャッシュ読み出し部が一致していないことが検出さ
れた場合に、保持要求手段によって中央処理装置の状態
を保持する要求が中央処理装置に出力されるので、次の
サイクルでキャッシュメモリを読み出すことにより、１
サイクルを無駄にするだけで処理を続行することができ
る。従って、情報処理装置の処理速度の低下はほとんど
生じない。
【００２２】請求項４の発明の構成により、アドレス変
換装置に論理アドレスの上位部の前記キャッシュメモリ
の読み出し部の値にそれぞれ対応する複数のアドレス変
換部が設けられ、論理アドレスの上位部が入力されたと
きに対応するデータがキャッシュメモリにあれば、対応
するアドレス変換部からヒット信号が出力される。この
ヒット信号と論理アドレスのオフセット部とによってキ
ャッシュメモリのエントリを読み出すことにより、アド
レス変換装置でのアドレス変換の終了を待つことなくキ
ャッシュメモリのエントリの読み出しを開始することが
できる。これにより、キャッシュメモリの読み出し時間
を短縮することができる。また、アドレス変換装置を複
数のアドレス変換部によって構成しているため、複数の
アドレス変換部で構成していない場合に比べてアドレス
変換装置でのキャッシュヒットの検出を高速に行うこと
ができる。
換装置に論理アドレスの上位部の前記キャッシュメモリ
の読み出し部の値にそれぞれ対応する複数のアドレス変
換部が設けられ、論理アドレスの上位部が入力されたと
きに対応するデータがキャッシュメモリにあれば、対応
するアドレス変換部からヒット信号が出力される。この
ヒット信号と論理アドレスのオフセット部とによってキ
ャッシュメモリのエントリを読み出すことにより、アド
レス変換装置でのアドレス変換の終了を待つことなくキ
ャッシュメモリのエントリの読み出しを開始することが
できる。これにより、キャッシュメモリの読み出し時間
を短縮することができる。また、アドレス変換装置を複
数のアドレス変換部によって構成しているため、複数の
アドレス変換部で構成していない場合に比べてアドレス
変換装置でのキャッシュヒットの検出を高速に行うこと
ができる。
【００２３】また、請求項５の発明の構成により、第１
のエントリ選択手段によってキャッシュメモリの複数の
エントリが選択され、アドレス変換部の何れかからのヒ
ット信号に基づき、第２のエントリ選択手段によって第
１のエントリ選択手段によって選択された複数のエント
リのうちの１つが選択されるので、キャッシュメモリの
読み出し時間が短縮される。
のエントリ選択手段によってキャッシュメモリの複数の
エントリが選択され、アドレス変換部の何れかからのヒ
ット信号に基づき、第２のエントリ選択手段によって第
１のエントリ選択手段によって選択された複数のエント
リのうちの１つが選択されるので、キャッシュメモリの
読み出し時間が短縮される。
【００２４】請求項６の発明の構成により、キャッシュ
メモリに格納されているエントリの読み出し情報が記憶
されている読み出し情報格納部がアドレス変換装置に設
けられ、アドレス変換装置に入力された論理アドレスに
対応する対応するエントリがキャッシュメモリに格納さ
れている場合に読み出し情報格納部からエントリの読み
出し情報が出力されるので、アドレス変換装置でのアド
レス変換の終了を待つことなくキャッシュメモリのエン
トリの読み出しを開始することができる。そのため、キ
ャッシュメモリの読み出し時間が短縮される。
メモリに格納されているエントリの読み出し情報が記憶
されている読み出し情報格納部がアドレス変換装置に設
けられ、アドレス変換装置に入力された論理アドレスに
対応する対応するエントリがキャッシュメモリに格納さ
れている場合に読み出し情報格納部からエントリの読み
出し情報が出力されるので、アドレス変換装置でのアド
レス変換の終了を待つことなくキャッシュメモリのエン
トリの読み出しを開始することができる。そのため、キ
ャッシュメモリの読み出し時間が短縮される。
【００２５】また、請求項７の発明の構成により、第１
のエントリ選択手段によってキャッシュメモリの複数の
エントリが選択され、読み出し情報格納部からの読み出
し情報に基づき、第２のエントリ選択手段によって第１
のエントリ選択手段によって選択された複数のエントリ
のうちの１つが選択されるので、キャッシュメモリの読
み出し時間が短縮される。
のエントリ選択手段によってキャッシュメモリの複数の
エントリが選択され、読み出し情報格納部からの読み出
し情報に基づき、第２のエントリ選択手段によって第１
のエントリ選択手段によって選択された複数のエントリ
のうちの１つが選択されるので、キャッシュメモリの読
み出し時間が短縮される。
【００２６】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１に本発明の第１の実施例に係る
情報処理装置の概略構成図を示す。本実施例の情報処理
装置は、中央処理装置１と、中央処理装置１で生成され
た論理アドレスの上位部を物理アドレス上位部に変換す
るフルアソシェイティブ方式のＴＬＢ（アドレス変換バ
ッファ）２と、ダイレクトマップ方式のキャッシュメモ
リ３とを有している。ＴＬＢ２は、論理アドレス格納部
２１、および各論理アドレスに対応する物理アドレスを
格納する物理アドレス格納部２２とを有している。論理
アドレス格納部２１は連想メモリ（ＣＡＭ）によって構
成され、物理アドレス格納部２２はランダムアクセスメ
モリ（ＲＡＭ）によって構成されている。また、ダイレ
クトマップ方式のキャッシュメモリ３は、デコーダ３１
と、タグ部３２と、データ部３３と、比較器３４と、ト
ライステートバッファ３５とによって構成されている。
タグ部３２には物理アドレスの一部が格納され、データ
部３３には読み出すべきデータが格納されている。更
に、本実施例の情報処理装置は、前回のＴＬＢ２でのア
ドレス変換において得られた物理アドレス上位部のうち
キャッシュメモリのエントリ（タグおよびデータ）の読
み出しに用いたキャッシュ読み出し部を旧キャッシュ読
み出し部として格納するレジスタ１４と、レジスタ１４
に格納されている旧キャッシュ読み出し部と今回のＴＬ
Ｂ２でのアドレス変換で得られた物理アドレス上位部の
新キャッシュ読み出し部とを比較する比較器５と、比較
器３４及び比較器５でともに一致が検出された場合に”
Ｈ（ＨＩＧＨ）”を出力するＡＮＤゲート１６と、比較
器５で不一致が検出された場合に中央処理装置１にウエ
イト要求を行うインバータ７とを有している。比較器
５，３４、インバータ７、ＡＮＤゲート１６及びトライ
ステートバッファ３５によってデータ出力手段が構成さ
れている。
しながら説明する。図１に本発明の第１の実施例に係る
情報処理装置の概略構成図を示す。本実施例の情報処理
装置は、中央処理装置１と、中央処理装置１で生成され
た論理アドレスの上位部を物理アドレス上位部に変換す
るフルアソシェイティブ方式のＴＬＢ（アドレス変換バ
ッファ）２と、ダイレクトマップ方式のキャッシュメモ
リ３とを有している。ＴＬＢ２は、論理アドレス格納部
２１、および各論理アドレスに対応する物理アドレスを
格納する物理アドレス格納部２２とを有している。論理
アドレス格納部２１は連想メモリ（ＣＡＭ）によって構
成され、物理アドレス格納部２２はランダムアクセスメ
モリ（ＲＡＭ）によって構成されている。また、ダイレ
クトマップ方式のキャッシュメモリ３は、デコーダ３１
と、タグ部３２と、データ部３３と、比較器３４と、ト
ライステートバッファ３５とによって構成されている。
タグ部３２には物理アドレスの一部が格納され、データ
部３３には読み出すべきデータが格納されている。更
に、本実施例の情報処理装置は、前回のＴＬＢ２でのア
ドレス変換において得られた物理アドレス上位部のうち
キャッシュメモリのエントリ（タグおよびデータ）の読
み出しに用いたキャッシュ読み出し部を旧キャッシュ読
み出し部として格納するレジスタ１４と、レジスタ１４
に格納されている旧キャッシュ読み出し部と今回のＴＬ
Ｂ２でのアドレス変換で得られた物理アドレス上位部の
新キャッシュ読み出し部とを比較する比較器５と、比較
器３４及び比較器５でともに一致が検出された場合に”
Ｈ（ＨＩＧＨ）”を出力するＡＮＤゲート１６と、比較
器５で不一致が検出された場合に中央処理装置１にウエ
イト要求を行うインバータ７とを有している。比較器
５，３４、インバータ７、ＡＮＤゲート１６及びトライ
ステートバッファ３５によってデータ出力手段が構成さ
れている。
【００２７】本実施例においては、論理アドレス空間お
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
【００２８】以上の構成を有する情報処理装置における
キャッシュメモリ３の読み出し動作について、図１を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ２がアクセスされる。Ｔ
ＬＢ２では論理アドレス格納部２１に一致する論理アド
レスがあるかどうかが検索され、一致する論理アドレス
があれば物理アドレス格納部２２から論理アドレスＬＡ
（３１：１２）に対応する物理アドレスの上位２０ビッ
トＰＡ（３１：１２）が読み出される。もし一致する論
理アドレスがない場合には、主記憶装置にあるテーブル
を参照してアドレス変換を行いＴＬＢ２に登録する。ま
た、ＴＬＢ２でのアドレス変換と並行して、キャッシュ
メモリ３の読み出し、即ち、キャッシュメモリ３のタグ
部３２に格納されているタグアドレスとデータ部３３に
格納されているデータとの読み出しが行われる。キャッ
シュメモリ３の読み出しは、前回のアドレス変換で得ら
れた物理アドレスのキャッシュ読み出し部であるＰＡ
（１３：１２）を旧キャッシュ読み出し部として格納し
ているレジスタ１４の出力ＯＰＡ（１３：１２）と、今
回の論理アドレスの下位１２ビットＬＡ（１１：０）と
を合わせた１４ビットを用いて行われる。即ち、該１４
ビットのアドレスデータをデコーダ３１に入力すること
により、タグ部３２からタグアドレス（物理アドレスの
上位１８ビット）が、データ部３３からデータがそれぞ
れ読み出される。
キャッシュメモリ３の読み出し動作について、図１を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ２がアクセスされる。Ｔ
ＬＢ２では論理アドレス格納部２１に一致する論理アド
レスがあるかどうかが検索され、一致する論理アドレス
があれば物理アドレス格納部２２から論理アドレスＬＡ
（３１：１２）に対応する物理アドレスの上位２０ビッ
トＰＡ（３１：１２）が読み出される。もし一致する論
理アドレスがない場合には、主記憶装置にあるテーブル
を参照してアドレス変換を行いＴＬＢ２に登録する。ま
た、ＴＬＢ２でのアドレス変換と並行して、キャッシュ
メモリ３の読み出し、即ち、キャッシュメモリ３のタグ
部３２に格納されているタグアドレスとデータ部３３に
格納されているデータとの読み出しが行われる。キャッ
シュメモリ３の読み出しは、前回のアドレス変換で得ら
れた物理アドレスのキャッシュ読み出し部であるＰＡ
（１３：１２）を旧キャッシュ読み出し部として格納し
ているレジスタ１４の出力ＯＰＡ（１３：１２）と、今
回の論理アドレスの下位１２ビットＬＡ（１１：０）と
を合わせた１４ビットを用いて行われる。即ち、該１４
ビットのアドレスデータをデコーダ３１に入力すること
により、タグ部３２からタグアドレス（物理アドレスの
上位１８ビット）が、データ部３３からデータがそれぞ
れ読み出される。
【００２９】次に、ＴＬＢ２でのアドレス変換が終了し
た後、レジスタ１４に格納されている前回のアドレス変
換で得られた旧キャッシュ読み出し部ＯＰＡ（１３：１
２）と、今回のアドレス変換で得られた新キャッシュ読
み出し部ＰＡ（１３：１２）との比較が比較器５で行わ
れる。また、それと並行して読み出されたタグアドレス
ＴＡとＴＬＢ２で変換された物理アドレスの上位１８ビ
ットＰＡ（３１：１４）との比較が比較器３４で行われ
る。比較器５で旧キャッシュ読み出し部と新キャッシュ
読み出し部とが一致していることが検出され、かつ比較
器３４でタグアドレスＴＡと物理アドレスの上位１８ビ
ットＰＡ（３１：１４）とが一致していることが検出さ
れた場合には、既にキャッシュメモリ３から読み出した
エントリのデータを読み出しデータとして出力される。
即ち、比較器５及び比較器３４で一致が検出された場合
にはキャッシュヒットとなり、ＡＮＤゲート１６の出力
は”Ｈ”となる。これにより、予めデータ部３３から読
み出されていたデータがトライステートバッファ３５を
介して出力される。なお、レジスタ１４にはキャッシュ
メモリ３の読み出しが終了した時点で、ＴＬＢ２でのア
ドレス変換で得られた物理アドレスの新キャッシュ読み
出し部ＰＡ（１３：１２）は、次のキャッシュメモリ３
の読み出しにおける旧キャッシュ読み出し部として書き
込まれる。
た後、レジスタ１４に格納されている前回のアドレス変
換で得られた旧キャッシュ読み出し部ＯＰＡ（１３：１
２）と、今回のアドレス変換で得られた新キャッシュ読
み出し部ＰＡ（１３：１２）との比較が比較器５で行わ
れる。また、それと並行して読み出されたタグアドレス
ＴＡとＴＬＢ２で変換された物理アドレスの上位１８ビ
ットＰＡ（３１：１４）との比較が比較器３４で行われ
る。比較器５で旧キャッシュ読み出し部と新キャッシュ
読み出し部とが一致していることが検出され、かつ比較
器３４でタグアドレスＴＡと物理アドレスの上位１８ビ
ットＰＡ（３１：１４）とが一致していることが検出さ
れた場合には、既にキャッシュメモリ３から読み出した
エントリのデータを読み出しデータとして出力される。
即ち、比較器５及び比較器３４で一致が検出された場合
にはキャッシュヒットとなり、ＡＮＤゲート１６の出力
は”Ｈ”となる。これにより、予めデータ部３３から読
み出されていたデータがトライステートバッファ３５を
介して出力される。なお、レジスタ１４にはキャッシュ
メモリ３の読み出しが終了した時点で、ＴＬＢ２でのア
ドレス変換で得られた物理アドレスの新キャッシュ読み
出し部ＰＡ（１３：１２）は、次のキャッシュメモリ３
の読み出しにおける旧キャッシュ読み出し部として書き
込まれる。
【００３０】一方、比較器５で旧キャッシュ読み出し部
ＯＰＡ（１３：１２）と新キャッシュ読み出し部ＰＡ
（１３：１２）との一致が検出され、かつ比較器３４で
物理アドレスＰＡ（３１：１４）とタグアドレスＴＡと
の不一致が検出された場合、即ちキャッシュミスが検出
された場合には、ＡＮＤゲート１６の出力は”Ｌ（ＬＯ
Ｗ）”となる。これにより、外部メモリがアクセスされ
る。また、比較器５で不一致が検出されると、中央処理
装置１にはインバータ７を介してウエイト信号が送られ
る。このウエイト信号を受けとった中央処理装置１は、
次の１サイクルの間現在の状態を保持するように制御さ
れる。中央処理装置１の状態が保持されているそのサイ
クル、即ち新旧のキャッシュ読み出し部の不一致が検出
された次のサイクルでは、既にレジスタ１４に書き込ま
れている物理アドレスの新キャッシュ読み出し部を用い
て再度キャッシュメモリ３の読み出しが行われる。
ＯＰＡ（１３：１２）と新キャッシュ読み出し部ＰＡ
（１３：１２）との一致が検出され、かつ比較器３４で
物理アドレスＰＡ（３１：１４）とタグアドレスＴＡと
の不一致が検出された場合、即ちキャッシュミスが検出
された場合には、ＡＮＤゲート１６の出力は”Ｌ（ＬＯ
Ｗ）”となる。これにより、外部メモリがアクセスされ
る。また、比較器５で不一致が検出されると、中央処理
装置１にはインバータ７を介してウエイト信号が送られ
る。このウエイト信号を受けとった中央処理装置１は、
次の１サイクルの間現在の状態を保持するように制御さ
れる。中央処理装置１の状態が保持されているそのサイ
クル、即ち新旧のキャッシュ読み出し部の不一致が検出
された次のサイクルでは、既にレジスタ１４に書き込ま
れている物理アドレスの新キャッシュ読み出し部を用い
て再度キャッシュメモリ３の読み出しが行われる。
【００３１】以上のように本実施例の情報処理装置によ
れば、前回のアドレス変換で得られた旧キャッシュ読み
出し部と、論理アドレスのオフセット部とを用いてキャ
ッシュメモリ３のエントリの読み出しが行われるので、
論理アドレスの物理アドレスへのアドレス変換の終了を
待たずに、キャッシュメモリのタグおよびデータの読み
出しを行うことができる。次に、アドレス変換装置２で
のアドレス変換が終了すると、キャッシュメモリ３のエ
ントリの読み出しに使用した旧キャッシュ読み出し部と
アドレス変換で得られた物理アドレスのキャッシュ読み
出し部とを比較し、一致すればそのまま処理を続けるこ
とができるので、キャッシュメモリ３の読み出し時間が
短縮される。このような読み出し時間の短縮は、物理ア
ドレスの一部は前回の物理アドレスの一部と一致するこ
とが多いというプログラムの連続性を利用したものであ
る。本実施例では、新旧キャッシュ読み出し部が一致し
なかった場合においても、次のサイクルでキャッシュメ
モリ３を読み出すことにより、時間の無駄を１サイクル
で済ませることができる。そのため、情報処理装置の処
理速度の低下はほとんど生じない。
れば、前回のアドレス変換で得られた旧キャッシュ読み
出し部と、論理アドレスのオフセット部とを用いてキャ
ッシュメモリ３のエントリの読み出しが行われるので、
論理アドレスの物理アドレスへのアドレス変換の終了を
待たずに、キャッシュメモリのタグおよびデータの読み
出しを行うことができる。次に、アドレス変換装置２で
のアドレス変換が終了すると、キャッシュメモリ３のエ
ントリの読み出しに使用した旧キャッシュ読み出し部と
アドレス変換で得られた物理アドレスのキャッシュ読み
出し部とを比較し、一致すればそのまま処理を続けるこ
とができるので、キャッシュメモリ３の読み出し時間が
短縮される。このような読み出し時間の短縮は、物理ア
ドレスの一部は前回の物理アドレスの一部と一致するこ
とが多いというプログラムの連続性を利用したものであ
る。本実施例では、新旧キャッシュ読み出し部が一致し
なかった場合においても、次のサイクルでキャッシュメ
モリ３を読み出すことにより、時間の無駄を１サイクル
で済ませることができる。そのため、情報処理装置の処
理速度の低下はほとんど生じない。
【００３２】図２に本発明の第２の実施例に係る情報処
理装置の概略構成を示す。本実施例の情報処理装置は、
中央処理装置１と、中央処理装置１で生成された論理ア
ドレスの上位部を物理アドレス上位部に変換するフルア
ソシェイティブ方式のＴＬＢ４と、ダイレクトマップ方
式のキャッシュメモリ３とを有している。
理装置の概略構成を示す。本実施例の情報処理装置は、
中央処理装置１と、中央処理装置１で生成された論理ア
ドレスの上位部を物理アドレス上位部に変換するフルア
ソシェイティブ方式のＴＬＢ４と、ダイレクトマップ方
式のキャッシュメモリ３とを有している。
【００３３】ＴＬＢ４は、論理アドレス格納部４１と、
各論理アドレスに対応する物理アドレスを格納する物理
アドレス格納部４２とによって構成されている。論理ア
ドレス格納部４１は連想メモリ（ＣＡＭ）によって構成
され、物理アドレス格納部４２はランダムアクセスメモ
リ（ＲＡＭ）によって構成されている。また、ＴＬＢ４
は、格納している物理アドレスのうちキャッシュメモリ
のエントリを読み出すのに使用されるキャッシュ読み出
し部の値に対応する４つのアドレス変換部４ａ，４ｂ，
４ｃ，４ｄに分割されている。アドレス変換部４ａに対
応する論理アドレスはキャッシュ読み出し部ＰＡ（１
３：１２）の値が”０”である物理アドレスに対応し、
アドレス変換部４ｂに対応する論理アドレスはキャッシ
ュ読み出し部ＰＡ（１３：１２）の値が”１”である物
理アドレスに対応し、アドレス変換部４ｃに対応する論
理アドレスはキャッシュ読み出し部ＰＡ（１３：１２）
の値が”２”である物理アドレスに対応し、アドレス変
換部４ｄに対応する論理アドレスはキャッシュ読み出し
部ＰＡ（１３：１２）の値が”３”である物理アドレス
に対応している。各々のアドレス変換部４ａ〜４ｄでは
入力された論理アドレスと一致する論理アドレスがある
かどうかの検出が行われ、対応する物理アドレスがある
ことが検出されたアドレス変換部４ａ〜４ｄからはそれ
ぞれヒット信号ＣＡＭＨ０，ＣＡＭＨ１，ＣＡＭＨ２，
ＣＡＭＨ３が出力される。
各論理アドレスに対応する物理アドレスを格納する物理
アドレス格納部４２とによって構成されている。論理ア
ドレス格納部４１は連想メモリ（ＣＡＭ）によって構成
され、物理アドレス格納部４２はランダムアクセスメモ
リ（ＲＡＭ）によって構成されている。また、ＴＬＢ４
は、格納している物理アドレスのうちキャッシュメモリ
のエントリを読み出すのに使用されるキャッシュ読み出
し部の値に対応する４つのアドレス変換部４ａ，４ｂ，
４ｃ，４ｄに分割されている。アドレス変換部４ａに対
応する論理アドレスはキャッシュ読み出し部ＰＡ（１
３：１２）の値が”０”である物理アドレスに対応し、
アドレス変換部４ｂに対応する論理アドレスはキャッシ
ュ読み出し部ＰＡ（１３：１２）の値が”１”である物
理アドレスに対応し、アドレス変換部４ｃに対応する論
理アドレスはキャッシュ読み出し部ＰＡ（１３：１２）
の値が”２”である物理アドレスに対応し、アドレス変
換部４ｄに対応する論理アドレスはキャッシュ読み出し
部ＰＡ（１３：１２）の値が”３”である物理アドレス
に対応している。各々のアドレス変換部４ａ〜４ｄでは
入力された論理アドレスと一致する論理アドレスがある
かどうかの検出が行われ、対応する物理アドレスがある
ことが検出されたアドレス変換部４ａ〜４ｄからはそれ
ぞれヒット信号ＣＡＭＨ０，ＣＡＭＨ１，ＣＡＭＨ２，
ＣＡＭＨ３が出力される。
【００３４】ダイレクトマップ方式のキャッシュメモリ
３は、第１のエントリ選択手段としてのデコーダ３６
と、第２のエントリ選択手段としてのエントリ選択回路
３７と、タグ部３２と、データ部３３と、比較器３４
と、トライステートバッファ３５とによって構成されて
いる。タグ部３２には物理アドレスの一部が格納され、
データ部３３には読み出すべきデータが格納されてい
る。デコーダ３６は入力された論理アドレスのオフセッ
ト部に基づいて４つのエントリを選択する信号を出力
し、エントリ選択回路３７はこの４つのエントリを選択
する信号のうち、アドレス変換部４ａ〜４ｄからのヒッ
ト信号ＣＡＭＨ０，ＣＡＭＨ１，ＣＡＭＨ２，ＣＡＭＨ
３に基づいて１つのエントリを選択する。
３は、第１のエントリ選択手段としてのデコーダ３６
と、第２のエントリ選択手段としてのエントリ選択回路
３７と、タグ部３２と、データ部３３と、比較器３４
と、トライステートバッファ３５とによって構成されて
いる。タグ部３２には物理アドレスの一部が格納され、
データ部３３には読み出すべきデータが格納されてい
る。デコーダ３６は入力された論理アドレスのオフセッ
ト部に基づいて４つのエントリを選択する信号を出力
し、エントリ選択回路３７はこの４つのエントリを選択
する信号のうち、アドレス変換部４ａ〜４ｄからのヒッ
ト信号ＣＡＭＨ０，ＣＡＭＨ１，ＣＡＭＨ２，ＣＡＭＨ
３に基づいて１つのエントリを選択する。
【００３５】本実施例においては、論理アドレス空間お
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
【００３６】以上の構成を有する情報処理装置における
キャッシュメモリ３の読み出し動作について、図２を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ４がアクセスされる。Ｔ
ＬＢ４では各アドレス変換部４ａ〜４ｄの論理アドレス
格納部４１に一致する論理アドレスがあるかどうかが検
索される。一致する論理アドレスがアドレス変換部４ａ
内にあればヒット信号ＣＡＭＨ０が出力され、アドレス
変換部４ｂ内にあればヒット信号ＣＡＭＨ１が出力さ
れ、アドレス変換部４ｃ内にあればヒット信号ＣＡＭＨ
２が出力され、アドレス変換部４ｄ内にあればヒット信
号ＣＡＭＨ３が出力される。次に、物理アドレス格納部
４２から対応する物理アドレスの上位２０ビットＰＡ
（３１：１２）が読み出される。もし一致する論理アド
レスが何れのアドレス変換部にもない場合には、主記憶
装置にあるテーブルを参照してアドレス変換を行いＴＬ
Ｂ４に登録する。また、ＴＬＢ４での論理アドレスの変
換と並行して、キャッシュメモリ３の読み出し、即ち、
キャッシュメモリ３のタグ部３２に格納されているタグ
アドレスとデータ部３３に格納されているデータとの読
み出しが行われる。キャッシュメモリ３の読み出しは、
まず論理アドレスの下位１２ビットＬＡ（１１：０）に
よって行われる。ＬＡ（１１：０）をデコーダ３６に入
力することにより、４つのエントリを選択する信号が選
択される。また、アドレス変換装置４内のアドレス変換
部４ａ〜４ｄの何れかに一致する論理アドレスがあれ
ば、ヒット信号ＣＡＭＨ０、ＣＡＭＨ１、ＣＡＭＨ２、
ＣＡＭＨ３の何れかが”Ｈ”になり、エントリ選択回路
３７で読み出すべきエントリが選択される。次に、タグ
部３２からタグアドレス（物理アドレスの上位１８ビッ
ト）が、データ部３３からデータが読み出される。
キャッシュメモリ３の読み出し動作について、図２を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ４がアクセスされる。Ｔ
ＬＢ４では各アドレス変換部４ａ〜４ｄの論理アドレス
格納部４１に一致する論理アドレスがあるかどうかが検
索される。一致する論理アドレスがアドレス変換部４ａ
内にあればヒット信号ＣＡＭＨ０が出力され、アドレス
変換部４ｂ内にあればヒット信号ＣＡＭＨ１が出力さ
れ、アドレス変換部４ｃ内にあればヒット信号ＣＡＭＨ
２が出力され、アドレス変換部４ｄ内にあればヒット信
号ＣＡＭＨ３が出力される。次に、物理アドレス格納部
４２から対応する物理アドレスの上位２０ビットＰＡ
（３１：１２）が読み出される。もし一致する論理アド
レスが何れのアドレス変換部にもない場合には、主記憶
装置にあるテーブルを参照してアドレス変換を行いＴＬ
Ｂ４に登録する。また、ＴＬＢ４での論理アドレスの変
換と並行して、キャッシュメモリ３の読み出し、即ち、
キャッシュメモリ３のタグ部３２に格納されているタグ
アドレスとデータ部３３に格納されているデータとの読
み出しが行われる。キャッシュメモリ３の読み出しは、
まず論理アドレスの下位１２ビットＬＡ（１１：０）に
よって行われる。ＬＡ（１１：０）をデコーダ３６に入
力することにより、４つのエントリを選択する信号が選
択される。また、アドレス変換装置４内のアドレス変換
部４ａ〜４ｄの何れかに一致する論理アドレスがあれ
ば、ヒット信号ＣＡＭＨ０、ＣＡＭＨ１、ＣＡＭＨ２、
ＣＡＭＨ３の何れかが”Ｈ”になり、エントリ選択回路
３７で読み出すべきエントリが選択される。次に、タグ
部３２からタグアドレス（物理アドレスの上位１８ビッ
ト）が、データ部３３からデータが読み出される。
【００３７】次に、ＴＬＢ４でのアドレス変換が終了し
た後、読み出されたタグアドレスＴＡとＴＬＢ４でのア
ドレス変換で得られた物理アドレスの上位１８ビットＰ
Ａ（３１：１４）とが比較器３４で比較される。比較器
３４でタグアドレスＴＡとＰＡ（３１：１４）とが一致
していることが検出された場合にはキャッシュヒットと
なり、予めデータ部３３から読み出されていたデータが
トライステートバッファ３５を介して出力される。比較
器３４でタグアドレスＴＡとＰＡ（３１：１４）とが一
致していないことが検出された場合にはキャッシュミス
となり、外部メモリがアクセスされる。
た後、読み出されたタグアドレスＴＡとＴＬＢ４でのア
ドレス変換で得られた物理アドレスの上位１８ビットＰ
Ａ（３１：１４）とが比較器３４で比較される。比較器
３４でタグアドレスＴＡとＰＡ（３１：１４）とが一致
していることが検出された場合にはキャッシュヒットと
なり、予めデータ部３３から読み出されていたデータが
トライステートバッファ３５を介して出力される。比較
器３４でタグアドレスＴＡとＰＡ（３１：１４）とが一
致していないことが検出された場合にはキャッシュミス
となり、外部メモリがアクセスされる。
【００３８】以上のように本実施例の情報処理装置によ
れば、アドレス変換装置４の分割されたアドレス変換部
４ａ〜４ｄのそれぞれからのヒット信号によってキャッ
シュメモリ３のエントリが読み出されるので、アドレス
変換装置４における論理アドレスの物理アドレスへの変
換の終了を待たずにキャッシュメモリ３のエントリの読
み出しを開始することができ、キャッシュメモリ３の読
み出し時間が短縮される。また、アドレス変換装置４を
４つのアドレス変換部４ａ〜４ｄに分割して使用してい
るため、分割使用しない場合に比べてアドレス変換装置
４での一致する論理アドレスの検出を高速で行うことが
できる。
れば、アドレス変換装置４の分割されたアドレス変換部
４ａ〜４ｄのそれぞれからのヒット信号によってキャッ
シュメモリ３のエントリが読み出されるので、アドレス
変換装置４における論理アドレスの物理アドレスへの変
換の終了を待たずにキャッシュメモリ３のエントリの読
み出しを開始することができ、キャッシュメモリ３の読
み出し時間が短縮される。また、アドレス変換装置４を
４つのアドレス変換部４ａ〜４ｄに分割して使用してい
るため、分割使用しない場合に比べてアドレス変換装置
４での一致する論理アドレスの検出を高速で行うことが
できる。
【００３９】図３に本発明の第３の実施例に係る情報処
理装置の概略構成を示す。本実施例の情報処理装置は、
中央処理装置１と、中央処理装置１で生成された論理ア
ドレスの上位部を物理アドレス上位部に変換するフルア
ソシェイティブ方式のＴＬＢ６と、ダイレクトマップ方
式のキャッシュメモリ３とを有している。
理装置の概略構成を示す。本実施例の情報処理装置は、
中央処理装置１と、中央処理装置１で生成された論理ア
ドレスの上位部を物理アドレス上位部に変換するフルア
ソシェイティブ方式のＴＬＢ６と、ダイレクトマップ方
式のキャッシュメモリ３とを有している。
【００４０】ＴＬＢ６は、論理アドレス格納部６１と、
各論理アドレスに対応する物理アドレスを格納する物理
アドレス格納部６２と、キャッシュメモリ３に記憶され
ているエントリの読み出し情報を記憶する読み出し情報
格納部６３から構成されている。論理アドレス格納部６
１は連想メモリ（ＣＡＭ）によって構成され、物理アド
レス格納部６２はランダムアクセスメモリ（ＲＡＭ）に
よって構成されている。読み出し情報格納部６３はＲＡ
Ｍによって構成され、論理アドレス格納部６１で論理ア
ドレスに対応するエントリがキャッシュメモリ３に記憶
されていることが検出されると、直ちにそのエントリの
読み出し情報ＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３が出力さ
れるように構成されている。このような読み出し情報格
納部６３の構成は、連想メモリ（ＣＡＭ）の一致を検出
するセンス線と物理アドレス格納部６２のＲＡＭのワー
ド線とを共通にする方法などによって実現される。
各論理アドレスに対応する物理アドレスを格納する物理
アドレス格納部６２と、キャッシュメモリ３に記憶され
ているエントリの読み出し情報を記憶する読み出し情報
格納部６３から構成されている。論理アドレス格納部６
１は連想メモリ（ＣＡＭ）によって構成され、物理アド
レス格納部６２はランダムアクセスメモリ（ＲＡＭ）に
よって構成されている。読み出し情報格納部６３はＲＡ
Ｍによって構成され、論理アドレス格納部６１で論理ア
ドレスに対応するエントリがキャッシュメモリ３に記憶
されていることが検出されると、直ちにそのエントリの
読み出し情報ＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３が出力さ
れるように構成されている。このような読み出し情報格
納部６３の構成は、連想メモリ（ＣＡＭ）の一致を検出
するセンス線と物理アドレス格納部６２のＲＡＭのワー
ド線とを共通にする方法などによって実現される。
【００４１】ダイレクトマップ方式のキャッシュメモリ
３は、第１のエントリ選択手段としてのデコーダ３６
と、第２のエントリ選択手段としてのエントリ選択回路
３７と、タグ部３２と、データ部３３と、比較器３４
と、トライステートバッファ３５とによって構成されて
いる。タグ部３２には物理アドレスの一部が格納され、
データ部３３には読み出すべきデータが格納されてい
る。デコーダ３６は入力された論理アドレスのオフセッ
ト部に基づいて４つのエントリを選択する信号を出力
し、エントリ選択回路３７はこの４つのエントリを選択
する信号のうち、読み出し情報格納部６３からの読み出
し情報ＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３に基づいて１つ
のエントリを選択する。
３は、第１のエントリ選択手段としてのデコーダ３６
と、第２のエントリ選択手段としてのエントリ選択回路
３７と、タグ部３２と、データ部３３と、比較器３４
と、トライステートバッファ３５とによって構成されて
いる。タグ部３２には物理アドレスの一部が格納され、
データ部３３には読み出すべきデータが格納されてい
る。デコーダ３６は入力された論理アドレスのオフセッ
ト部に基づいて４つのエントリを選択する信号を出力
し、エントリ選択回路３７はこの４つのエントリを選択
する信号のうち、読み出し情報格納部６３からの読み出
し情報ＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３に基づいて１つ
のエントリを選択する。
【００４２】本実施例においては、論理アドレス空間お
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
よび物理アドレス空間はともに４Ｇバイトであり、アド
レス空間（メモリ空間）は４Ｋバイトのページによって
管理されているものとする。従って、中央処理装置１で
生成される論理アドレスは３２ビットであり、論理アド
レスの上位２０ビットはＴＬＢ２において物理アドレス
の上位２０ビットにアドレス変換され、論理アドレスの
下位１２ビットはそのまま物理アドレスの下位１２ビッ
ト（オフセット部）として用いられる。また、キャッシ
ュメモリ３の容量は１６Ｋバイトとする。
【００４３】以上の構成を有する情報処理装置における
キャッシュメモリ３の読み出し動作について、図３を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ６がアクセスされる。Ｔ
ＬＢ６では論理アドレス格納部６１に一致する論理アド
レスがあるかどうかが検索される。一致する論理アドレ
スが論理アドレス格納部６１にあれば、物理アドレス格
納部６２から対応する物理アドレスの上位２０ビットＰ
Ａ（３１：１２）が読み出される。もし一致する論理ア
ドレスがない場合には、主記憶装置にあるテーブルを参
照してアドレス変換を行いＴＬＢ６に登録する。ＴＬＢ
６での論理アドレスの変換に並行して、キャッシュメモ
リ３の読み出しも行われる。
キャッシュメモリ３の読み出し動作について、図３を参
照しながら説明する。まず、中央処理装置１で生成され
た論理アドレスＬＡ（３１：０）の上位２０ビットＬＡ
（３１：１２）によってＴＬＢ６がアクセスされる。Ｔ
ＬＢ６では論理アドレス格納部６１に一致する論理アド
レスがあるかどうかが検索される。一致する論理アドレ
スが論理アドレス格納部６１にあれば、物理アドレス格
納部６２から対応する物理アドレスの上位２０ビットＰ
Ａ（３１：１２）が読み出される。もし一致する論理ア
ドレスがない場合には、主記憶装置にあるテーブルを参
照してアドレス変換を行いＴＬＢ６に登録する。ＴＬＢ
６での論理アドレスの変換に並行して、キャッシュメモ
リ３の読み出しも行われる。
【００４４】キャッシュメモリ３のエントリのタグアド
レスおよびデータの読み出しは、まず論理アドレスのオ
フセット部である下位１２ビットＬＡ（１１：０）によ
って行われる。ＬＡ（１１：０）をデコーダ３１に入力
することにより、４つのエントリを選択得る信号が選択
される。また、アドレス変換装置６内の論理アドレス格
納部６１に一致する論理アドレスがあれば、読み出し情
報格納部６３から選択すべきエントリの読み出し情報Ｄ
Ａ０、ＤＡ１、ＤＡ２、ＤＡ３が出力され、その読み出
し情報に基づいてエントリ選択回路３７で読み出すべき
エントリが選択される。次に、タグ部３２からタグアド
レス（物理アドレスの上位１８ビット）が、データ部３
ー３からデータが読み出される。
レスおよびデータの読み出しは、まず論理アドレスのオ
フセット部である下位１２ビットＬＡ（１１：０）によ
って行われる。ＬＡ（１１：０）をデコーダ３１に入力
することにより、４つのエントリを選択得る信号が選択
される。また、アドレス変換装置６内の論理アドレス格
納部６１に一致する論理アドレスがあれば、読み出し情
報格納部６３から選択すべきエントリの読み出し情報Ｄ
Ａ０、ＤＡ１、ＤＡ２、ＤＡ３が出力され、その読み出
し情報に基づいてエントリ選択回路３７で読み出すべき
エントリが選択される。次に、タグ部３２からタグアド
レス（物理アドレスの上位１８ビット）が、データ部３
ー３からデータが読み出される。
【００４５】次に、ＴＬＢ６でのアドレス変換が終了し
た後、読み出されたタグアドレスＴＡとＴＬＢ６でのア
ドレス変換で得られた物理アドレスの上位１８ビットＰ
Ａ（３１：１４）とが比較器３４で比較される。比較器
３４でタグアドレスＴＡとＰＡ（３１：１４）とが一致
していることが検出された場合にはキャッシュヒットと
なり、予めデータ部３３から読み出されていたデータが
トライステートバッファ３５を介して出力される。比較
器３４でタグアドレスＴＡとＰＡ（３１：１４）とが一
致していないことが検出された場合にはキャッシュミス
となり、外部メモリがアクセスされる。
た後、読み出されたタグアドレスＴＡとＴＬＢ６でのア
ドレス変換で得られた物理アドレスの上位１８ビットＰ
Ａ（３１：１４）とが比較器３４で比較される。比較器
３４でタグアドレスＴＡとＰＡ（３１：１４）とが一致
していることが検出された場合にはキャッシュヒットと
なり、予めデータ部３３から読み出されていたデータが
トライステートバッファ３５を介して出力される。比較
器３４でタグアドレスＴＡとＰＡ（３１：１４）とが一
致していないことが検出された場合にはキャッシュミス
となり、外部メモリがアクセスされる。
【００４６】以上のように本実施例の情報処理装置によ
れば、アドレス変換装置６で一致する論理アドレスが検
出されると、直ちにキャッシュメモリ３の読み出すべき
エントリを選択するための読み出し情報が読み出し情報
格納部６３から出力されるので、アドレス変換装置６に
おける論理アドレスの物理アドレスへの変換の終了を待
たずにキャッシュメモリ３のエントリの読み出しを開始
することができる。これにより、キャッシュメモリ３の
読み出し時間が短縮される。
れば、アドレス変換装置６で一致する論理アドレスが検
出されると、直ちにキャッシュメモリ３の読み出すべき
エントリを選択するための読み出し情報が読み出し情報
格納部６３から出力されるので、アドレス変換装置６に
おける論理アドレスの物理アドレスへの変換の終了を待
たずにキャッシュメモリ３のエントリの読み出しを開始
することができる。これにより、キャッシュメモリ３の
読み出し時間が短縮される。
【００４７】
【発明の効果】以上説明したように、請求項１の発明に
係る情報処理装置では、プログラムの連続性を利用し
て、レジスタに記憶されている旧キャッシュ読み出し部
と論理アドレスのオフセット部とを用い、次のアドレス
変換を行っている間にキャッシュメモリのエントリが読
み出され、アドレス変換後に新旧キャッシュ読み出し部
の比較が行われる。新旧のキャッシュ読み出し部が一致
していれば既に読み出したエントリのデータを読み出し
データとしてそのまま処理が続けられるので、物理アド
レスのキャッシュ読み出し部をキャッシュメモリのエン
トリの読み出しに使用する場合にも、読み出し時間を短
縮することができる。
係る情報処理装置では、プログラムの連続性を利用し
て、レジスタに記憶されている旧キャッシュ読み出し部
と論理アドレスのオフセット部とを用い、次のアドレス
変換を行っている間にキャッシュメモリのエントリが読
み出され、アドレス変換後に新旧キャッシュ読み出し部
の比較が行われる。新旧のキャッシュ読み出し部が一致
していれば既に読み出したエントリのデータを読み出し
データとしてそのまま処理が続けられるので、物理アド
レスのキャッシュ読み出し部をキャッシュメモリのエン
トリの読み出しに使用する場合にも、読み出し時間を短
縮することができる。
【００４８】また、請求項２の発明に係る情報処理装置
では、旧新のキャッシュ読み出し部が一致していること
が検出され、キャッシュメモリから読み出されたエント
リのタグアドレスとアドレス変換装置で得られた物理ア
ドレス上位部とが一致していることが検出された場合
に、既に読み出されているエントリのデータが読み出し
データとしてデータ出力手段から出力されるので、物理
アドレスのキャッシュ読み出し部をキャッシュメモリの
エントリの読み出しに使用する場合にも、読み出し時間
を短縮することができる。
では、旧新のキャッシュ読み出し部が一致していること
が検出され、キャッシュメモリから読み出されたエント
リのタグアドレスとアドレス変換装置で得られた物理ア
ドレス上位部とが一致していることが検出された場合
に、既に読み出されているエントリのデータが読み出し
データとしてデータ出力手段から出力されるので、物理
アドレスのキャッシュ読み出し部をキャッシュメモリの
エントリの読み出しに使用する場合にも、読み出し時間
を短縮することができる。
【００４９】また、請求項３の発明に係る情報処理装置
では、旧新のキャッシュ読み出し部が一致していないこ
とが検出された場合に、保持要求手段によって中央処理
装置の状態を保持する要求が中央処理装置に出力される
ので、次のサイクルでキャッシュメモリを読み出すこと
により、１サイクルを無駄にするだけで処理を続行する
ことができる。従って、情報処理装置の処理速度の低下
はほとんど生じない。
では、旧新のキャッシュ読み出し部が一致していないこ
とが検出された場合に、保持要求手段によって中央処理
装置の状態を保持する要求が中央処理装置に出力される
ので、次のサイクルでキャッシュメモリを読み出すこと
により、１サイクルを無駄にするだけで処理を続行する
ことができる。従って、情報処理装置の処理速度の低下
はほとんど生じない。
【００５０】請求項４の発明に係る情報処理装置におい
ては、アドレス変換装置に複数のアドレス変換部が設け
られ、論理アドレスの上位部が入力されたときにこれに
対応するアドレス変換部からヒット信号が出力されるの
で、このヒット信号と論理アドレスのオフセット部とに
よってキャッシュメモリのエントリを読み出すことによ
り、アドレス変換装置でのアドレス変換の終了を待つこ
となくキャッシュメモリのエントリの読み出しを開始す
ることができる。そのため、キャッシュメモリの読み出
し時間を短縮することができる。また、アドレス変換装
置を複数のアドレス変換部によって構成しているため、
複数のアドレス変換部で構成していない場合に比べてア
ドレス変換装置でのキャッシュヒットの検出を高速に行
うことができる。
ては、アドレス変換装置に複数のアドレス変換部が設け
られ、論理アドレスの上位部が入力されたときにこれに
対応するアドレス変換部からヒット信号が出力されるの
で、このヒット信号と論理アドレスのオフセット部とに
よってキャッシュメモリのエントリを読み出すことによ
り、アドレス変換装置でのアドレス変換の終了を待つこ
となくキャッシュメモリのエントリの読み出しを開始す
ることができる。そのため、キャッシュメモリの読み出
し時間を短縮することができる。また、アドレス変換装
置を複数のアドレス変換部によって構成しているため、
複数のアドレス変換部で構成していない場合に比べてア
ドレス変換装置でのキャッシュヒットの検出を高速に行
うことができる。
【００５１】請求項５の発明に係る情報処理装置におい
ては、第１のエントリ選択手段によってキャッシュメモ
リの複数のエントリが選択され、アドレス変換部の何れ
かからのヒット信号に基づき、第２のエントリ選択手段
によって第１のエントリ選択手段によって選択された複
数のエントリのうちの１つが選択されるので、キャッシ
ュメモリの読み出し時間を短縮することができる。
ては、第１のエントリ選択手段によってキャッシュメモ
リの複数のエントリが選択され、アドレス変換部の何れ
かからのヒット信号に基づき、第２のエントリ選択手段
によって第１のエントリ選択手段によって選択された複
数のエントリのうちの１つが選択されるので、キャッシ
ュメモリの読み出し時間を短縮することができる。
【００５２】請求項６の発明に係る情報処理装置におい
ては、キャッシュメモリのエントリの読み出し情報が格
納されている読み出し情報格納部がアドレス変換装置に
設けられ、アドレス変換装置に入力された論理アドレス
に対応するエントリがキャッシュメモリに記憶されてい
る場合に読み出し情報格納部からエントリの読み出し情
報が出力されるので、アドレス変換装置でのアドレス変
換の終了を待つことなくキャッシュメモリのエントリの
読み出しを開始することができ、キャッシュメモリの読
み出し時間を短縮することができる。
ては、キャッシュメモリのエントリの読み出し情報が格
納されている読み出し情報格納部がアドレス変換装置に
設けられ、アドレス変換装置に入力された論理アドレス
に対応するエントリがキャッシュメモリに記憶されてい
る場合に読み出し情報格納部からエントリの読み出し情
報が出力されるので、アドレス変換装置でのアドレス変
換の終了を待つことなくキャッシュメモリのエントリの
読み出しを開始することができ、キャッシュメモリの読
み出し時間を短縮することができる。
【００５３】また、請求項７の発明に係る情報処理装置
においては、第１のエントリ選択手段によってキャッシ
ュメモリの複数のエントリが選択され、読み出し情報格
納部からの読み出し情報に基づき、第２のエントリ選択
手段によって第１のエントリ選択手段によって選択され
た複数のエントリのうちの１つが選択されるので、キャ
ッシュメモリの読み出し時間を短縮することができる。
においては、第１のエントリ選択手段によってキャッシ
ュメモリの複数のエントリが選択され、読み出し情報格
納部からの読み出し情報に基づき、第２のエントリ選択
手段によって第１のエントリ選択手段によって選択され
た複数のエントリのうちの１つが選択されるので、キャ
ッシュメモリの読み出し時間を短縮することができる。
【図１】本発明の第１の実施例に係る情報処理装置の概
略構成図である。
略構成図である。
【図２】本発明の第２の実施例に係る情報処理装置の概
略構成図である。
略構成図である。
【図３】本発明の第３の実施例に係る情報処理装置の概
略構成図である。
略構成図である。
【図４】従来の情報処理装置の概略構成図である。
１ 中央処理装置
２，４，６ ＴＬＢ（アドレス変換バッファ）
４ａ, ４ｂ, ４ｃ, ４ｄ アドレス変換部
３ キャッシュメモリ
５，３４ 比較器
７ インバータ（保持要求手段）
１４ レジスタ
１６ ＡＮＤゲート
２１，４１，６１ 論理アドレス格納部
２２，４２，６２ 物理アドレス格納部
３１，３６ デコーダ（第１のエントリ選択手
段） ３２ タグ部 ３３ データ部 ３５ トライステートバッファ ３７ エントリ選択回路（第２のエント
リ選択手段） ６３ 読み出し情報格納部
段） ３２ タグ部 ３３ データ部 ３５ トライステートバッファ ３７ エントリ選択回路（第２のエント
リ選択手段） ６３ 読み出し情報格納部
Claims (7)
- 【請求項１】 論理アドレスを生成する中央処理装置
と、タグアドレス及びデータよりなるエントリを記憶す
るダイレクトマップ方式又はセットアソシェイティブ方
式のキャッシュメモリと、前記論理アドレスの上位部を
物理アドレス上位部に変換するアドレス変換装置と、該
アドレス変換装置において前回のアドレス変換で得られ
た物理アドレス上位部にあり前記キャッシュメモリの読
み出しに用いられた旧キャッシュ読み出し部を記憶する
レジスタと、該レジスタに記憶されている旧キャッシュ
読み出し部と前記アドレス変換装置で得られた物理アド
レス上位部の新キャッシュ読み出し部とを比較する比較
手段とを備え、前記レジスタに記憶されている旧キャッ
シュ読み出し部とアドレス変換されない前記論理アドレ
スの下位部からなるオフセット部とにより前記キャッシ
ュメモリからエントリを読み出し、前記比較手段におい
て旧キャッシュ読み出し部と新キャッシュ読み出し部と
が一致していることが検出された場合に前記キャッシュ
メモリによって読み出されたデータを読み出しデータと
し、一致していないことが検出された場合には前記アド
レス変換装置で得られた前記物理アドレス上位部の新キ
ャッシュ読み出し部が前記レジスタに記憶された後に、
該レジスタの記憶内容と前記論理アドレスのオフセット
部とにより前記キャッシュメモリから読み出されたエン
トリのデータを読み出しデータとするよう構成されてい
ることを特徴とする情報処理装置。 - 【請求項２】 前記比較手段において旧キャッシュ読み
出し部と新キャッシュ読み出し部とが一致していること
が検出され、かつ前記キャッシュメモリから読み出され
たエントリのタグアドレスと前記アドレス変換装置で得
られた物理アドレス上位部とが一致する場合に、前記レ
ジスタに記憶されている旧キャッシュ読み出し部と前記
論理アドレスのオフセット部とにより前記キャッシュメ
モリから読み出されたエントリの読み出しデータを出力
するデータ出力手段を更に備えたことを特徴とする請求
項１記載の情報処理装置。 - 【請求項３】 前記比較手段において旧キャッシュ読み
出し部と新キャッシュ読み出し部とが一致していないこ
とが検出された場合に、次の１サイクルの間前記中央処
理装置の状態を保持することを前記中央処理装置に要求
する保持要求手段を更に備えたことを特徴とする請求項
１記載の情報処理装置。 - 【請求項４】 論理アドレスを生成する中央処理装置
と、タグアドレス及びデータよりなるエントリが記憶さ
れるダイレクトマップ方式又はセットアソシェイティブ
方式のキャッシュメモリと、前記論理アドレスの上位部
を物理アドレス上位部に変換するアドレス変換装置と、
該アドレス変換装置を構成し前記論理アドレスの上位部
の前記キャッシュメモリの読み出しに用いられるキャッ
シュ読み出し部の値に対応してそれぞれ設けられ対応す
るキャッシュ読み出し部を含む前記論理アドレスの上位
部が入力された場合にヒット信号を出力する複数のアド
レス変換部とを備え、該複数のアドレス変換部の何れか
からの前記ヒット信号とアドレス変換されない前記論理
アドレスの下位部からなるオフセット部とにより前記キ
ャッシュメモリに記憶されているエントリが読み出され
るよう構成されていることを特徴とする情報処理装置。 - 【請求項５】 前記論理アドレスのオフセット部によっ
て前記キャッシュメモリの複数のエントリを選択する第
１のエントリ選択手段と、前記アドレス変換部の何れか
からのヒット信号に基づいて前記第１のエントリ選択手
段によって選択された複数のエントリのうちの１つを選
択する第２のエントリ選択手段とを更に備えたことを特
徴とする請求項４記載の情報処理装置。 - 【請求項６】 論理アドレスを生成する中央処理装置
と、タグアドレス及びデータよりなるエントリが記憶さ
れるダイレクトマップ方式又はセットアソシェイティブ
方式のキャッシュメモリと、前記論理アドレスの上位部
を物理アドレス上位部に変換するアドレス変換装置と、
該アドレス変換装置に設けられ前記キャッシュメモリに
記憶されているエントリの読み出し情報を格納し前記ア
ドレス変換装置で得られた物理アドレス上位部に対応す
るエントリが前記キャッシュメモリに記憶されている場
合に前記読み出し情報を出力する読み出し情報格納部と
を備え、前記読み出し情報格納部からの読み出し情報と
アドレス変換されない前記論理アドレスの下位部からな
るオフセット部とにより前記キャッシュメモリに記憶さ
れているエントリが読み出されるよう構成されているこ
とを特徴とする情報処理装置。 - 【請求項７】 前記論理アドレスのオフセット部により
前記キャッシュメモリの複数のエントリを選択する第１
のエントリ選択手段と、前記読み出し情報格納部からの
前記読み出し情報に基づいて前記第１のエントリ選択手
段によって選択された複数のエントリのうちの１つを選
択する第２のエントリ選択手段とを更に備えたことを特
徴とする請求項６記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187441A JPH0535599A (ja) | 1991-07-26 | 1991-07-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187441A JPH0535599A (ja) | 1991-07-26 | 1991-07-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535599A true JPH0535599A (ja) | 1993-02-12 |
Family
ID=16206121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187441A Withdrawn JPH0535599A (ja) | 1991-07-26 | 1991-07-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011049051A1 (ja) * | 2009-10-20 | 2011-04-28 | 国立大学法人電気通信大学 | キャッシュメモリおよびその制御方法 |
-
1991
- 1991-07-26 JP JP3187441A patent/JPH0535599A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011049051A1 (ja) * | 2009-10-20 | 2011-04-28 | 国立大学法人電気通信大学 | キャッシュメモリおよびその制御方法 |
| JP5622155B2 (ja) * | 2009-10-20 | 2014-11-12 | 国立大学法人電気通信大学 | キャッシュメモリおよびその制御方法 |
| US8904111B2 (en) | 2009-10-20 | 2014-12-02 | The University Of Electro-Communications | Cache memory with CAM and SRAM sub-tags and generation control |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |