JPH01193961A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPH01193961A JPH01193961A JP63017036A JP1703688A JPH01193961A JP H01193961 A JPH01193961 A JP H01193961A JP 63017036 A JP63017036 A JP 63017036A JP 1703688 A JP1703688 A JP 1703688A JP H01193961 A JPH01193961 A JP H01193961A
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータシステムにおける入出力装置と
主記憶装置間のデータ転送であるＤＭＡにダイレクトメ
モリアクセス：Ｄｉｒｅｃｔ Ｍｅｍｏｒ）’Ａｏｃｅ
ｓｓ ）の制御装置に関する。
主記憶装置間のデータ転送であるＤＭＡにダイレクトメ
モリアクセス：Ｄｉｒｅｃｔ Ｍｅｍｏｒ）’Ａｏｃｅ
ｓｓ ）の制御装置に関する。
第２図は、従来のＤＭＡ時アドアドレス変換回路構成例
を示すブロック図である。同図において、１はＣＰＴＪ
、２はアドレス変換回路、３は主記憶装置、５はＤＭＡ
時ページ変換テーブル、６は入出力装置群、８はＤＭＡ
時アドレス制御装置である。
を示すブロック図である。同図において、１はＣＰＴＪ
、２はアドレス変換回路、３は主記憶装置、５はＤＭＡ
時ページ変換テーブル、６は入出力装置群、８はＤＭＡ
時アドレス制御装置である。
アドレス変換回路２は、ＣＰＵ１から出力された論理ア
ドレス１７を物理アドレス１８に変換して、主記憶装置
３をアクセスする。この場合、入出力装置群６から主記
憶装置３へのアクセスであるＤＭＡ時にも、ハードウェ
ア的にアドレス変換手段をサポートすることが考案され
ている。すなわち、入出力装置（工１０と略す）６が出
力するアドレス１３のページアドレス部分１２によシ、
通常メモリで構成されるＤＭＡ時ページ変換テーブル５
を参照し、そこにセットされている物理ページアドレス
１１とＩ１０出力アドレス１３のベージ内アドレス１５
を合わせて、主記憶装置３をアクセスするのである。入
出力装置６からのＤＭＡ転送要求は、一般に各々周期的
であシ、複数の入出力装置群６から主記憶装置５へのア
クセスをその優先レベルに従い交互にサポートすること
になる。これがサイクル禾チール方式であｆｉ、ＤＭＡ
時アドレス制御装置８は、どの入出力装置６から送出さ
れたＩ１０出力アドレス１５をＩ ／ Ｏ出カベ−ジア
ドレス１２として送出するかの選択及びタイミングを制
御している。
ドレス１７を物理アドレス１８に変換して、主記憶装置
３をアクセスする。この場合、入出力装置群６から主記
憶装置３へのアクセスであるＤＭＡ時にも、ハードウェ
ア的にアドレス変換手段をサポートすることが考案され
ている。すなわち、入出力装置（工１０と略す）６が出
力するアドレス１３のページアドレス部分１２によシ、
通常メモリで構成されるＤＭＡ時ページ変換テーブル５
を参照し、そこにセットされている物理ページアドレス
１１とＩ１０出力アドレス１３のベージ内アドレス１５
を合わせて、主記憶装置３をアクセスするのである。入
出力装置６からのＤＭＡ転送要求は、一般に各々周期的
であシ、複数の入出力装置群６から主記憶装置５へのア
クセスをその優先レベルに従い交互にサポートすること
になる。これがサイクル禾チール方式であｆｉ、ＤＭＡ
時アドレス制御装置８は、どの入出力装置６から送出さ
れたＩ１０出力アドレス１５をＩ ／ Ｏ出カベ−ジア
ドレス１２として送出するかの選択及びタイミングを制
御している。
上記従来技術は、入出力装置と主記憶装置の間のデータ
転送において、常ＫＩ１０出カページアドレスを物理ペ
ージアドレスに変換するために、ＤＭＡ時ページ変換テ
ーブルを参照するのテ、転送に時間がかか）、ひいてＦ
ｉｃｐｕの主記憶装置アクセスの障害となるという問題
があった。
転送において、常ＫＩ１０出カページアドレスを物理ペ
ージアドレスに変換するために、ＤＭＡ時ページ変換テ
ーブルを参照するのテ、転送に時間がかか）、ひいてＦ
ｉｃｐｕの主記憶装置アクセスの障害となるという問題
があった。
本発明の目的は、ＤＭＡ時ページ変換テーブルの参照時
間を減少させ、データ転送の高速化及びＣＰＴＪの主記
憶アクセスも含めたスループットの向上を実現するアド
レス変換装置を提供するととくある。
間を減少させ、データ転送の高速化及びＣＰＴＪの主記
憶アクセスも含めたスループットの向上を実現するアド
レス変換装置を提供するととくある。
上記目的は、各入出力装置の出力アドレスが各装置別に
関して連続的であるととに注目し、前記入出力装置チャ
ネル別に、ＤＭＡ時ページ変換テ・ ５ ・ 一プルの変換索引バッファ手段を設けるととによシ、達
成される。この変換索引バッファ手段は、各入出力装置
チャネルの前回のＩ１０出力アドレスに対応したＩ１０
出カベ−ジアドレスと物理ページアドレスを記憶する変
換索引バッファと、今回のＩ１０出カベ−ジアドレスと
前回Ｉ１０出カページアドレスの一致を判定する回路と
、該判定回路の出力に応じて、上記変換索引バッファに
たくわえられた前回物理ページアドレス、又は今回工１
０出カベ−ジアドレスによ、９ＤＭＡ時ページ変換テー
ブルを参照して求めた物理ページアドレスと今回のペー
ジ内アドレスとを加算して出力する加算手段とからなる
。
関して連続的であるととに注目し、前記入出力装置チャ
ネル別に、ＤＭＡ時ページ変換テ・ ５ ・ 一プルの変換索引バッファ手段を設けるととによシ、達
成される。この変換索引バッファ手段は、各入出力装置
チャネルの前回のＩ１０出力アドレスに対応したＩ１０
出カベ−ジアドレスと物理ページアドレスを記憶する変
換索引バッファと、今回のＩ１０出カベ−ジアドレスと
前回Ｉ１０出カページアドレスの一致を判定する回路と
、該判定回路の出力に応じて、上記変換索引バッファに
たくわえられた前回物理ページアドレス、又は今回工１
０出カベ−ジアドレスによ、９ＤＭＡ時ページ変換テー
ブルを参照して求めた物理ページアドレスと今回のペー
ジ内アドレスとを加算して出力する加算手段とからなる
。
更に、変換索引バッファ手段のにたくわ見られた内容の
有効性を保証するため、該手段に前記入出力装置チャネ
ル別のＤＭＡ終了或込は中断報告割込みアサートを検出
し、前記変換索引バッファの内容を無効化する回路を設
ける。
有効性を保証するため、該手段に前記入出力装置チャネ
ル別のＤＭＡ終了或込は中断報告割込みアサートを検出
し、前記変換索引バッファの内容を無効化する回路を設
ける。
入出力装置から主記憶装置にデータを転送する・ ４
・ 場合、まず、入出力装置からＩ ／ Ｏ出力アドレスが
出力される。このアドレスのページアドレス部分が、前
記入出力装置チャネルに対応した変換索引バッファのペ
ージアドレス部分の内容と一致し、かつこの索引バッフ
ァが有効というフラグが立っている場合、前記変換索引
バッファの物理ページアドレス部分の内容と前記Ｉ１０
出力アドレスのベージ内アドレスを結合して、ＤＭＡ時
物理アドレスとして主記憶装置をアクセスする。
・ 場合、まず、入出力装置からＩ ／ Ｏ出力アドレスが
出力される。このアドレスのページアドレス部分が、前
記入出力装置チャネルに対応した変換索引バッファのペ
ージアドレス部分の内容と一致し、かつこの索引バッフ
ァが有効というフラグが立っている場合、前記変換索引
バッファの物理ページアドレス部分の内容と前記Ｉ１０
出力アドレスのベージ内アドレスを結合して、ＤＭＡ時
物理アドレスとして主記憶装置をアクセスする。
他方、前記ページアドレス部分が、前記変換索引バッフ
ァのページアドレス部分の内容と一致しない或いは、前
記索引バッファが無効である場合、工１０出カベ−ジア
ドレスによ、９、ＤＭＡ時ページ変換テーブル金参照し
、変換索引バッファのＩ１０出カベ−ジアドレス部分と
物理ページアドレス部分を更新し、この変換索引バッフ
ァが有効であるというフラグを立てる。
ァのページアドレス部分の内容と一致しない或いは、前
記索引バッファが無効である場合、工１０出カベ−ジア
ドレスによ、９、ＤＭＡ時ページ変換テーブル金参照し
、変換索引バッファのＩ１０出カベ−ジアドレス部分と
物理ページアドレス部分を更新し、この変換索引バッフ
ァが有効であるというフラグを立てる。
さらに、前記入出力装置チャネルのＤＭＡ終了或いは中
断報告割込みアサートを検出し、前記変換索引バッファ
が有効であるというフラグをクリアする回路を設けるこ
とＫより、ＤＭＡ起動時の初アクセスにおいて、前回Ｄ
ＭＡ中に更新した内容を有効として使用するといったこ
とを防止でき、誤動作することがない。
断報告割込みアサートを検出し、前記変換索引バッファ
が有効であるというフラグをクリアする回路を設けるこ
とＫより、ＤＭＡ起動時の初アクセスにおいて、前回Ｄ
ＭＡ中に更新した内容を有効として使用するといったこ
とを防止でき、誤動作することがない。
以下、本発明を一実施例に基づき図面を参照して詳細に
説明する。
説明する。
第１図はこの発明の一実施例を示すブロック図であって
、１はＣＰＩＪ、２はアドレス変換回路、３は主記憶装
置、６は入出力装置群、５はＤＭＡ時ページ変換テーブ
ルである。また７、４は本実施例の要部の構成であシ、
７は入出力装置群６に各々対応した変換索引バッファ群
、４は変換索引バッファ群７を含み、本発明のアドレス
変換を制御するＤＭＡ時アドレス変換装置である。
、１はＣＰＩＪ、２はアドレス変換回路、３は主記憶装
置、６は入出力装置群、５はＤＭＡ時ページ変換テーブ
ルである。また７、４は本実施例の要部の構成であシ、
７は入出力装置群６に各々対応した変換索引バッファ群
、４は変換索引バッファ群７を含み、本発明のアドレス
変換を制御するＤＭＡ時アドレス変換装置である。
第６図は、ＤＭＡ時アドレス変換装置４のうち、１つの
入出力装置チャネルに対応した１つの変換索引バッファ
７に関する制御回路の実施例を示したブロック図であっ
て、３３はクリア回路、３４はアドレス一致及びＶ＝１
判定回路、６５は加算回路、３６は出力回路である。
入出力装置チャネルに対応した１つの変換索引バッファ
７に関する制御回路の実施例を示したブロック図であっ
て、３３はクリア回路、３４はアドレス一致及びＶ＝１
判定回路、６５は加算回路、３６は出力回路である。
次に第１図の動作について第３図を参照しながら説明す
る。アドレス変換回路２は、ＣＰＬｌｌから出力された
論理アドレス１７を物理アドレス１８に変換して、主記
憶装置３をアクセスする。
る。アドレス変換回路２は、ＣＰＬｌｌから出力された
論理アドレス１７を物理アドレス１８に変換して、主記
憶装置３をアクセスする。
次に、入出力装置６から主記憶装置３にデータを転送す
る場合について説明する。まず、入出力装置６から工１
０出力アドレス１５が出力される。
る場合について説明する。まず、入出力装置６から工１
０出力アドレス１５が出力される。
このアドレスのページアドレス部分である工１０出カベ
−ジアドレス１２が、変換索引バッファ７に記憶された
前回Ｉ１０出カページアドレス３０と一致し、かつ変換
索引バッファ７の内容が有効であるというフラグＶビッ
ト３２が１であることを、アドレス一致及びＶ＝１判定
回路３４が検出すると、変換索引バッファ７に記憶され
た前回物理ページアドレス３１とＩ ／ Ｏ出力アドレ
ス１３０ページ内オフセット部分であるページ内アドレ
ス１５を加算回路３５で結合して、出力回路３６を通し
て、ＤＭＡ時物理アドレス１６として、主記憶装置３を
アクセスする。
−ジアドレス１２が、変換索引バッファ７に記憶された
前回Ｉ１０出カページアドレス３０と一致し、かつ変換
索引バッファ７の内容が有効であるというフラグＶビッ
ト３２が１であることを、アドレス一致及びＶ＝１判定
回路３４が検出すると、変換索引バッファ７に記憶され
た前回物理ページアドレス３１とＩ ／ Ｏ出力アドレ
ス１３０ページ内オフセット部分であるページ内アドレ
ス１５を加算回路３５で結合して、出力回路３６を通し
て、ＤＭＡ時物理アドレス１６として、主記憶装置３を
アクセスする。
・ ７ ・
また、工１０出カベ−ジアドレス１２が、変換索引バッ
ファ７に、記憶された前回Ｉ１０出カページアドレス３
０と一致しない、或いは、変換索引バッファ７の内容が
有効であるというフラグＶビット３２が０である場合、
Ｉ１０出カベ−ジアドレス１２により、ＤＭＡ時ページ
変換テーブル５を参照し、物理ページアドレス１１を変
換索引バッファ７の前回物理ページアドレス部３１にセ
ット、Ｉ ／ Ｏ出カベ−ジアドレス１２を前回Ｉ１０
１０出カページアドレス０にセットして更新し、内容が
有効であるというフラグＶビット３２を１にするととも
に、新たなりＭＡ時物理アドレス１６を生成、出力回路
３６から出力して主記憶装置３をアクセスする。
ファ７に、記憶された前回Ｉ１０出カページアドレス３
０と一致しない、或いは、変換索引バッファ７の内容が
有効であるというフラグＶビット３２が０である場合、
Ｉ１０出カベ−ジアドレス１２により、ＤＭＡ時ページ
変換テーブル５を参照し、物理ページアドレス１１を変
換索引バッファ７の前回物理ページアドレス部３１にセ
ット、Ｉ ／ Ｏ出カベ−ジアドレス１２を前回Ｉ１０
１０出カページアドレス０にセットして更新し、内容が
有効であるというフラグＶビット３２を１にするととも
に、新たなりＭＡ時物理アドレス１６を生成、出力回路
３６から出力して主記憶装置３をアクセスする。
さらに１前記入出力装置６が出力する、ＤＭＡの終了或
いは中断報告であるＩ１０割込み要求１４によ）クリア
回路３３を動作させ、Ｖビット３２を０（無効）Ｋする
ことにより、ＤＭＡ起動時の初アクセスにおいて、前回
ＤＭＡ中に更新した内容を有効として使用するといった
誤動作を起こ・ ８ ・ さない。
いは中断報告であるＩ１０割込み要求１４によ）クリア
回路３３を動作させ、Ｖビット３２を０（無効）Ｋする
ことにより、ＤＭＡ起動時の初アクセスにおいて、前回
ＤＭＡ中に更新した内容を有効として使用するといった
誤動作を起こ・ ８ ・ さない。
本実施例によれば、Ｉ１０出力アドレス１３は、各入出
力装置６の１回のＤＭＡ起動中は、連続的に変化するた
め、例として、１ページが４にバイトから構成され、デ
ータ転送が４バイト単位で行なわれるとすると、１０２
４回に１回しかＤＭＡ時ページ変換テーブル５を参照す
る必要が無く、データ転送の高速化を得られる効果があ
る。
力装置６の１回のＤＭＡ起動中は、連続的に変化するた
め、例として、１ページが４にバイトから構成され、デ
ータ転送が４バイト単位で行なわれるとすると、１０２
４回に１回しかＤＭＡ時ページ変換テーブル５を参照す
る必要が無く、データ転送の高速化を得られる効果があ
る。
以上説明した様に、本発明によれば、入出力装置チャネ
ル別に、ＤＭＡ時ページ変換テーブルの変換索引バッフ
ァ及びＤＭＡ終了或いは中断報告割込みアサートを検出
し、変換索引バッファの内容を無効化する回路を設けた
ことで、ＤＭＡ時ページ変換テーブルの参照時間を大幅
に減少させ、データ転送の高速化及びＣＰＬＩの主記憶
アクセスも含めたスループットの向上を得られるという
効果がある。
ル別に、ＤＭＡ時ページ変換テーブルの変換索引バッフ
ァ及びＤＭＡ終了或いは中断報告割込みアサートを検出
し、変換索引バッファの内容を無効化する回路を設けた
ことで、ＤＭＡ時ページ変換テーブルの参照時間を大幅
に減少させ、データ転送の高速化及びＣＰＬＩの主記憶
アクセスも含めたスループットの向上を得られるという
効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のＤＭＡ時アドアドレス変換回路構成例を示すブロック
図、第３図はＤＭＡ時アドアドレス変換装置４．１つの
変換索引バッファ７に関する制御回路を示したブロック
図である。 ４・・・・・・ＤＭＡ時アドアドレス変換装置７・・・
・変換索引バッファ ５・・・・・・ＤＭＡ時ページ変換テーブル３３・・・
クリア回路 ６・・・・・・入出力装置 ３・・・・・・主記憶装置
のＤＭＡ時アドアドレス変換回路構成例を示すブロック
図、第３図はＤＭＡ時アドアドレス変換装置４．１つの
変換索引バッファ７に関する制御回路を示したブロック
図である。 ４・・・・・・ＤＭＡ時アドアドレス変換装置７・・・
・変換索引バッファ ５・・・・・・ＤＭＡ時ページ変換テーブル３３・・・
クリア回路 ６・・・・・・入出力装置 ３・・・・・・主記憶装置
Claims (1)
- 【特許請求の範囲】 １、複数の入出力装置と、主記憶装置と、該両装置間の
データ転送時に、前記入出力装置が出力するアドレス中
、論理ページアドレスを前記主記憶装置をアクセスする
ための物理ページアドレスに変換するための変換手段と
を有するアドレス変換装置において、前記入出力装置チ
ャネル別に、前回の出力アドレスに対応した出力ペジア
ドレスと物理ページアドレスを記憶する変換索引バッフ
ァ手段と、今回の出力ページアドレスと前記バッファ手
段に記憶された前回の出力ページアドレスの一致を判定
する手段と、該判定手段の判定結果に応じて、前記変換
索引バッファ手段に記憶された前回物理ページアドレス
又は前記変換手段で得た物理ページアドレスを選択して
、今回の出力ページアドレスと加算する手段とを有する
ことを特徴とするアドレス変換装置。 ２、前記入出力装置チャネル別のＤＭＡ終了或いは中断
報告割込みアサートを検出し、前記変換索引バッファ手
段の内容を無効化する手段を設けたことを特徴とする請
求項１記載のアドレス変換装置。 ３、前記無効化手段は、ＤＭＡ終了或いは中断報告割込
みアサートを検出するクリア回路と、該クリア回路の出
力を保持するフラグ手段とからなる請求項２記載のアド
レス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017036A JPH01193961A (ja) | 1988-01-29 | 1988-01-29 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017036A JPH01193961A (ja) | 1988-01-29 | 1988-01-29 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01193961A true JPH01193961A (ja) | 1989-08-03 |
Family
ID=11932771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017036A Pending JPH01193961A (ja) | 1988-01-29 | 1988-01-29 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01193961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123550A1 (de) * | 1990-07-16 | 1992-01-23 | Hitachi Ltd | Informationsverarbeitungssystem mit direktem speicherzugriff |
| JP2006293929A (ja) * | 2005-04-14 | 2006-10-26 | Matsushita Electric Ind Co Ltd | データ伝送装置 |
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
-
1988
- 1988-01-29 JP JP63017036A patent/JPH01193961A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123550A1 (de) * | 1990-07-16 | 1992-01-23 | Hitachi Ltd | Informationsverarbeitungssystem mit direktem speicherzugriff |
| US5749093A (en) * | 1990-07-16 | 1998-05-05 | Hitachi, Ltd. | Enhanced information processing system using cache memory indication during DMA accessing |
| DE4123550C2 (de) * | 1990-07-16 | 2003-07-31 | Hitachi Ltd | Informationsverarbeitungssystem mit direktem Speicherzugriff |
| JP2006293929A (ja) * | 2005-04-14 | 2006-10-26 | Matsushita Electric Ind Co Ltd | データ伝送装置 |
| JP2009037610A (ja) * | 2007-07-31 | 2009-02-19 | Intel Corp | 入出力（ｉ／ｏ）仮想化動作のプロセッサへのオフロード |
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