JPH0535652A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH0535652A JPH0535652A JP3188888A JP18888891A JPH0535652A JP H0535652 A JPH0535652 A JP H0535652A JP 3188888 A JP3188888 A JP 3188888A JP 18888891 A JP18888891 A JP 18888891A JP H0535652 A JPH0535652 A JP H0535652A
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- JP
- Japan
- Prior art keywords
- data
- dma
- address
- compare
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000013500 data storage Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＤＭＡ元とＤＭＡ先とのＤＭＡデータのコン
ペアを行い、コンペアエラー時におけるデータ転送リト
ライを行う。 【構成】 ＤＭＡコントローラ１は、アドレス記憶部
２、データ記憶部３、アドレス／データインタフェース
部４、データコンペア部５、コントロールレジスタ６、
アドレスカウンタ７と、コンペア用データバッファ８で
構成され、データコンペア部５にてデータをコンペア
し、コンペアエラーが出るとデータコンペアエラー信号
１１をアドレス記憶部２及びＤＭＡコントロール部に送
出し、エラー時のアドレスの記憶と、次のＤＭＡ動作の
タイミングを生成する。
ペアを行い、コンペアエラー時におけるデータ転送リト
ライを行う。 【構成】 ＤＭＡコントローラ１は、アドレス記憶部
２、データ記憶部３、アドレス／データインタフェース
部４、データコンペア部５、コントロールレジスタ６、
アドレスカウンタ７と、コンペア用データバッファ８で
構成され、データコンペア部５にてデータをコンペア
し、コンペアエラーが出るとデータコンペアエラー信号
１１をアドレス記憶部２及びＤＭＡコントロール部に送
出し、エラー時のアドレスの記憶と、次のＤＭＡ動作の
タイミングを生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ（ダイレクトメ
モリアクセス）コントローラに関し、特にアドレスとデ
ータの内容を一時記憶することのできる記憶手段と、Ｄ
ＭＡ元とＤＭＡ先のデータをコンペアするコンペア手段
と、ＤＭＡのリトライを行うリトライ手段とを有するＤ
ＭＡコントローラに関する。
モリアクセス）コントローラに関し、特にアドレスとデ
ータの内容を一時記憶することのできる記憶手段と、Ｄ
ＭＡ元とＤＭＡ先のデータをコンペアするコンペア手段
と、ＤＭＡのリトライを行うリトライ手段とを有するＤ
ＭＡコントローラに関する。
【０００２】
【従来の技術】従来、ＤＭＡコントローラでは、ＤＭＡ
元とＤＭＡ先のデータのコンペアを行っておらず、ＤＭ
Ａ転送後の最初のメモリリードにて初めてパリティエラ
ー等を検出している。
元とＤＭＡ先のデータのコンペアを行っておらず、ＤＭ
Ａ転送後の最初のメモリリードにて初めてパリティエラ
ー等を検出している。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
ＤＭＡコントローラでは、データのコンペアを行わない
ため、ＤＭＡ時のデータエラーの検出を外部回路に依存
しなければならない。この場合、パリティチェック回路
等を用いるとＤＭＡ転送を行った後の最初のメモリリー
ドによって初めてデータエラーを検出することになりＤ
ＭＡリトライを行うことが難しいという問題点がある。
ＤＭＡコントローラでは、データのコンペアを行わない
ため、ＤＭＡ時のデータエラーの検出を外部回路に依存
しなければならない。この場合、パリティチェック回路
等を用いるとＤＭＡ転送を行った後の最初のメモリリー
ドによって初めてデータエラーを検出することになりＤ
ＭＡリトライを行うことが難しいという問題点がある。
【０００４】また、データエラー時のアドレスを調査す
るためには、他にＰＫＧ動作のロギング等を記憶しなけ
ればならず、システムもしくはＰＫＧ上の記憶装置にロ
ギング記録用エリアをアサインしなければならないとい
う問題点があった。
るためには、他にＰＫＧ動作のロギング等を記憶しなけ
ればならず、システムもしくはＰＫＧ上の記憶装置にロ
ギング記録用エリアをアサインしなければならないとい
う問題点があった。
【０００５】本発明の目的は容易にＤＭＡリトライを行
うことのできるＤＭＡコントローラを提供することにあ
る。
うことのできるＤＭＡコントローラを提供することにあ
る。
【０００６】本発明の他の目的はデータエラー時のアド
レス調査に当って、ロギング記録用エリアをアサインす
る必要のないＤＭＡコントローラを提供することにあ
る。
レス調査に当って、ロギング記録用エリアをアサインす
る必要のないＤＭＡコントローラを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明によるＤＭＡコン
トローラは、ＤＭＡで転送するデータを一時格納するた
めの第１の記憶装置と、ＤＭＡ転送障害が起きた際のア
ドレスを一時格納するための第２の記憶装置と、コント
ロールレジスタに回数の設定された回数を最大回数とし
てリトライを行うリトライ手段とを備えることを特徴と
している。
トローラは、ＤＭＡで転送するデータを一時格納するた
めの第１の記憶装置と、ＤＭＡ転送障害が起きた際のア
ドレスを一時格納するための第２の記憶装置と、コント
ロールレジスタに回数の設定された回数を最大回数とし
てリトライを行うリトライ手段とを備えることを特徴と
している。
【０００８】
【実施例】以下本発明について実施例によって説明す
る。
る。
【０００９】図１を参照して、ＤＭＡコントローラ１
は、２４bit のアドレス記憶部２、１６bit のデータ記
憶部３、アドレス／データインタフェース部４、データ
コンペア部５、コントロールレジスタ６、アドレスカウ
ンタ７と、コンペア用データバッファ８で構成され、ア
ドレスカウンタ７は内部アドレスバス９でアドレス２４
bit をアドレス／データインタフェース部４とアドレス
記憶部２に送出している。アドレス／データインタフェ
ース部４は、メモリへのアドレスとデータを送受し、同
時に内部データバス１０で、それぞれデータ記憶部３、
データコンペア用バッファ８、コントロールレジスタ６
へデータを送出している。データコンペア部５は、デー
タ記憶部３からきたデータ１６bit と、コンペア用デー
タバッファ８からきたデータ１６bit とをコンペアし、
コンペアエラーがあった場合データコンペアエラー信号
１１を、アドレス記憶部２及びＤＭＡコントロール部１
２に送出する。送出された信号は、それぞれエラーを起
こしたデータをリードした際のアドレスを記憶するため
のタイミングとして、又、次のＤＭＡ動作のタイミング
として使用される。
は、２４bit のアドレス記憶部２、１６bit のデータ記
憶部３、アドレス／データインタフェース部４、データ
コンペア部５、コントロールレジスタ６、アドレスカウ
ンタ７と、コンペア用データバッファ８で構成され、ア
ドレスカウンタ７は内部アドレスバス９でアドレス２４
bit をアドレス／データインタフェース部４とアドレス
記憶部２に送出している。アドレス／データインタフェ
ース部４は、メモリへのアドレスとデータを送受し、同
時に内部データバス１０で、それぞれデータ記憶部３、
データコンペア用バッファ８、コントロールレジスタ６
へデータを送出している。データコンペア部５は、デー
タ記憶部３からきたデータ１６bit と、コンペア用デー
タバッファ８からきたデータ１６bit とをコンペアし、
コンペアエラーがあった場合データコンペアエラー信号
１１を、アドレス記憶部２及びＤＭＡコントロール部１
２に送出する。送出された信号は、それぞれエラーを起
こしたデータをリードした際のアドレスを記憶するため
のタイミングとして、又、次のＤＭＡ動作のタイミング
として使用される。
【００１０】図２には、ＤＭＡコントローラ１をもちい
たシステムの構成を示す。ここでは、ＤＭＡコントロー
ラ１は、ＭＥＭＩ１３からデータを読みだしＭＥＭII１
４へデータを書き出す動作を行う。
たシステムの構成を示す。ここでは、ＤＭＡコントロー
ラ１は、ＭＥＭＩ１３からデータを読みだしＭＥＭII１
４へデータを書き出す動作を行う。
【００１１】図３及び図４に、メモリーメモリ転送のタ
イミングを示す。図３はノーマルタイミングを示し、図
４はコンペアタイミングを示す。
イミングを示す。図３はノーマルタイミングを示し、図
４はコンペアタイミングを示す。
【００１２】図３及び図４において、ＣＬＫ１５は本Ｄ
ＭＡコントローラに入力される基本クロックであり、通
常１０クロックで１ＤＭＡサイクルを終了する。ＤＡＴ
Ａ／ＡＤＤＲＥＳＳ１７は、それぞれコンペアリードア
ドレス２１コンペアリードデータ２２、リードアドレス
２３、リードデータ２４、ライトアドレス２５、ライト
データ２６を出力しそれぞれのアドレスは本ＤＭＡコン
トローラの外部でＡＬＥを使ってラッチされる。又、Ａ
ＬＥ１６は、通常サイクルの他にコンペア時にコンペア
リードアドレス２１をラッチする場合においても出力さ
れる。
ＭＡコントローラに入力される基本クロックであり、通
常１０クロックで１ＤＭＡサイクルを終了する。ＤＡＴ
Ａ／ＡＤＤＲＥＳＳ１７は、それぞれコンペアリードア
ドレス２１コンペアリードデータ２２、リードアドレス
２３、リードデータ２４、ライトアドレス２５、ライト
データ２６を出力しそれぞれのアドレスは本ＤＭＡコン
トローラの外部でＡＬＥを使ってラッチされる。又、Ａ
ＬＥ１６は、通常サイクルの他にコンペア時にコンペア
リードアドレス２１をラッチする場合においても出力さ
れる。
【００１３】ＭＲＤ１８は、コンペアリードを行う場
合、１ＤＭＡサイクル内にコンペアリード時と通常リー
ド時の２回にわけて出力され、コンペアリードのタイミ
ング時においては、ＣＭＰＲＤ２０が出力され、コンペ
アリードであることが認識できる。
合、１ＤＭＡサイクル内にコンペアリード時と通常リー
ド時の２回にわけて出力され、コンペアリードのタイミ
ング時においては、ＣＭＰＲＤ２０が出力され、コンペ
アリードであることが認識できる。
【００１４】図５はＤＭＡコントローラ１を用いたシス
テムのデータ遷移図であり、図５−（以後５−のよ
うに記す）でＤＭＡコントローラ１は、ＭＥＭＩ１３か
らデータＡをリードし、図１のデータ記憶部３にデータ
を記憶した後３−でデータＡをＭＥＭII１４へライト
する。５−でＭＥＭＩ１３からデータＡ′をリードし
た後、第一図で示したコンペア用データバッファ８を経
て、データコンペア部５にライトし、同じくデータ記憶
部３からデータコンペア部５にライトされたＡとコンペ
アする。
テムのデータ遷移図であり、図５−（以後５−のよ
うに記す）でＤＭＡコントローラ１は、ＭＥＭＩ１３か
らデータＡをリードし、図１のデータ記憶部３にデータ
を記憶した後３−でデータＡをＭＥＭII１４へライト
する。５−でＭＥＭＩ１３からデータＡ′をリードし
た後、第一図で示したコンペア用データバッファ８を経
て、データコンペア部５にライトし、同じくデータ記憶
部３からデータコンペア部５にライトされたＡとコンペ
アする。
【００１５】以上の５−〜５−迄が正常コンペアＤ
ＭＡサイクルである。
ＭＡサイクルである。
【００１６】次に５−では、ＭＥＭＩ１３から次のデ
ータＢをリードし、図１に示すデータ記憶部に一時記憶
した後５−でＭＥＭII１４へライトする。５−では
５−と同様の動きをするが、この場合コンペアエラー
が起こった為、図１に示すデータコンペアエラー信号１
１を送出し、アドレス記憶部２にエラー時のアドレスを
記憶させ、又、ＤＭＡコントロール部１２にデータコン
ペアエラー信号１１を送出し、ＤＭＡコントロール部が
リトライを行わせる。
ータＢをリードし、図１に示すデータ記憶部に一時記憶
した後５−でＭＥＭII１４へライトする。５−では
５−と同様の動きをするが、この場合コンペアエラー
が起こった為、図１に示すデータコンペアエラー信号１
１を送出し、アドレス記憶部２にエラー時のアドレスを
記憶させ、又、ＤＭＡコントロール部１２にデータコン
ペアエラー信号１１を送出し、ＤＭＡコントロール部が
リトライを行わせる。
【００１７】５−〜５−は、リトライ処理で５−
でのコンペアの結果がＯＫだったため、５−10では、次
のＣのデータを読み出している。５−10〜５−15は、一
度リトライ処理を行い５−15のコンペアでエラーがでた
ため、５−16ではシステムダウンしている。この際、コ
ントロールレジスタは、リトライ処理を１回にセットし
てあるとする。
でのコンペアの結果がＯＫだったため、５−10では、次
のＣのデータを読み出している。５−10〜５−15は、一
度リトライ処理を行い５−15のコンペアでエラーがでた
ため、５−16ではシステムダウンしている。この際、コ
ントロールレジスタは、リトライ処理を１回にセットし
てあるとする。
【００１８】以上のリトライ処理は、先に述べたデータ
コンペアエラー信号１１がＤＭＡコントロール部１２入
力された場合、初期設定時にコントロールレジスタ６に
指定した回数だけ行われ、その最後のリトライを行って
もエラーが発生した場合には、そのエラーが発生したア
ドレスを記憶した後本ＤＭＡコントローラ１は、機能を
停止する。
コンペアエラー信号１１がＤＭＡコントロール部１２入
力された場合、初期設定時にコントロールレジスタ６に
指定した回数だけ行われ、その最後のリトライを行って
もエラーが発生した場合には、そのエラーが発生したア
ドレスを記憶した後本ＤＭＡコントローラ１は、機能を
停止する。
【００１９】
【発明の効果】以上説明したように、本発明ではアドレ
スとデータの内容を一時記憶することの出来る記憶手段
を持ち、さらに、ＤＭＡ先とＤＭＡ元のデータコンペア
するコンペア手段を備えているからＤＭＡの即時リトラ
イができるという効果がある。
スとデータの内容を一時記憶することの出来る記憶手段
を持ち、さらに、ＤＭＡ先とＤＭＡ元のデータコンペア
するコンペア手段を備えているからＤＭＡの即時リトラ
イができるという効果がある。
【図１】本発明によるＤＭＡコントローラを示すブロッ
ク図である。
ク図である。
【図２】図１に示すＤＭＡコントローラを用いたシステ
ムの構成図である。
ムの構成図である。
【図３】図２に示すシステムのタイミング図である。
【図４】図２に示すシステムのタイミング図である。
【図５】本発明を用いたシステムのデータの遷移図であ
る。
る。
１ ＤＭＡコントローラ
２ アドレス記憶部
３ データ記憶部
４ アドレス／データインタフェース部
５ データコンペア部
６ コントロールレジスタ
７ アドレスカウンタ
８ コンペア用データバッファ
９ 内部アドレスバス
１０ 内部データバス
１１ データコンペアエラー信号
１２ ＤＭＡコントロール部
１３ ＭＥＭＩ
１４ ＭＥＭII
１５ ＣＬＫ
１６ ＡＬＥ
１７ ＤＡＴＡ／ＡＤＤＲＥＳＳ
１８ ＭＲＤ
１９ ＭＷＲ
２０ ＣＭＰＲＤ
Claims (3)
- 【請求項１】 メモリーメモリ転送手段を備えるＤＭＡ
コントローラにおいて、ＤＭＡで転送されるデータを一
時格納するための記憶手段を備え、ＤＭＡ転送にてメモ
リからリードし前記記憶手段に一時記憶させたデータと
該データをＤＭＡ転送にてメモリにライトしその後直ち
に同一のアドレスでリードしたデータとをコンペアする
コンペア手段を有することを特徴とするＤＭＡコントロ
ーラ。 - 【請求項２】 メモリーメモリ転送手段を備えるＤＭＡ
コントローラにおいて、ＤＭＡで転送されるデータを一
時格納するための第１の記憶手段を備え、ＤＭＡ転送に
てメモリからリードし前記第１の記憶手段に一時記憶さ
せたデータと該データをＤＭＡ転送にてメモリにライト
しその後直ちに同一のアドレスでリードしたデータとを
コンペアするコンペア手段を備えるとともにコンペアエ
ラー時のデータのアドレスを一時格納する第２の記憶手
段を有し、システムダウンの際、該第２の記憶手段から
アドレス読み出してコンペアエラー時のデータのアドレ
スを知る読出手段を有することを特徴とするＤＭＡコン
トローラ。 - 【請求項３】 メモリーメモリ転送手段を有するＤＭＡ
コントローラにおいて、ＤＭＡで転送されるデータを一
時格納するための記憶手段を有し、ＤＭＡ転送にてメモ
リからリードし前記記憶装置に一時記憶させたデータ
と、該データをＤＭＡ転送にてメモリにライトしその後
直ちに同一のアドレスでリードしたデータとをコンペア
するコンペア手段を有するとともにコンペアエラー時に
予め設定された回数を最大とするリトライを行うリトラ
イ手段を有することを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188888A JPH0535652A (ja) | 1991-07-29 | 1991-07-29 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188888A JPH0535652A (ja) | 1991-07-29 | 1991-07-29 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535652A true JPH0535652A (ja) | 1993-02-12 |
Family
ID=16231642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188888A Withdrawn JPH0535652A (ja) | 1991-07-29 | 1991-07-29 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535652A (ja) |
-
1991
- 1991-07-29 JP JP3188888A patent/JPH0535652A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |