JPH0337747A - 記憶装置制御装置、ディスクキャッシュ方式およびディスクキャッシュシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置制御装置に係り、特に、ダイナミッ
クＲＡＭおよびスタティックＲＡＭを同時に使用するこ
とが可能であり、かつ、ダイナミックＲＡＭとスタティ
ックＲＡＭとの間の同時転送が可能である記憶装置制御
装置およびこれを利用したディスクキャッシュ方式に関
する。

［従来の技術］ 従来、ホストコンピュータの主記憶装置と、磁気ディス
ク装置のような補助記憶装置との間のデータ転送を１両
者間で直接行うのではなく、補助記憶装置より高速のメ
モリに一部ブロック転送した後、このメモリから主記憶
装置に転送することにより補助記憶装置の実効的なアク
セス時間を短縮する方式が知られており、この方式はデ
ィスクキャッシュ方式と呼ばれる。

このようなディスクキャッシュ方式をサポートした従来
の記憶装置制御装置としては、アダブチツク社製ＡｌＣ
６１０、エミュレックス社製２４００１２６が挙げられ
る。前者は、上記メモリとしてスタティックＲＡＭ　（
以下、ＳＲＡＭという）を用い、後者は、上記メモリと
してダイナミックＲＡＭ　（以下、ＤＲＡＭという）を
用いる構成となっている。

［発明が解決しようとする課題］ 上記従来の技術においては、ホストコンピュータと補助
記憶装置との間のデータ転送において使用可能なメモリ
は、ＳＲＡＭまたはＤＲＡＭのいずれか一方のみに限ら
れている。しかしながら、ＳＲＡＭのみ使用可能な場合
にはデータを格納する容量が不足するという問題がある
。他方。

ＤＲＡＭのみ使用可能な場合には容量については問題な
いが、データ転送における高速性の点に問題があった。

また、仮にＤＲＡＭおよびＳＲＡＭの両方をサポートす
る装置があったとしても、単にモード選択によりいずれ
か一方をアクセスするような装置では、ＤＲＡＭおよび
ＳＲＡＭの両方を同時にアクセスすることができない。

本発明は、ＤＲＡＭおよびＳＲＡＭの両方を同時に接続
でき、かつ、両方を同時に使用してホストコンピュータ
と補助記憶装置との間のプログラマブルなデータ転送を
行うことができる記憶装置制御装置並びにこれを使用し
たディスクキャッシュ方式およびシステムを提供するこ
とを目的とする。

［課題を解決するための手段］ 上記目的を遠戚するために１本発明の記憶装置制御装置
は、ホストコンピュータからの指示に応じて補助記憶装
置へのアクセスを制御する記憶装置制御装置において、
ダイナミックＲＡＭへのアクセスを制御する第１のメモ
リ制御部と、スタティックＲＡＭへのアクセスを制御す
る第２のメモリ制御部と、上記ダイナミックＲＡＭのア
クセスアドレスおよび上記スタティックＲＡＭのアクセ
スアドレスを出力するメモリアドレス制御部と。

該メモリアドレス制御部および上記第１および第２のメ
モリ制御部を制御する制御部とを備えたものである。

本発明による他の記憶装置制御装置は、他の見地によれ
ば、ホストコンピュータからの指示に応じて補助記憶装
置へのアクセスを制御する記憶装置制御装置において、
上記ホストコンピュータから上記補助記憶装置へのアク
セス要求を受けるマイクロプロセッサと、ダイナミック
ＲＡＭへのアクセスを制御する第１のメモリ制御部と、
スタティックＲＡＭへのアクセスを制御する第２のメモ
リ制御部と、上記マイクロプロセッサから与えられた上
記ダイナミックＲＡＭのアクセスアドレスおよび上記ス
タティックＲＡＭのアクセスアドレスを保持する第１お
よび第２のレジスタを有するメモリアドレス制御部と、
上記ダイナミックＲＡＭおよびスタティックＲＡＭのパ
ラレルデータと上記補助記憶装置のシリアルデータとの
間で相互に変換するシリアル／パラレル変換器を有する
データ制御部と、上記マイクロプロセッサの指示に応じ
て、上記上記第１および第２のメモリ制御部、メモリア
ドレス制御部およびデータ制御部を制御する制御部とを
備えたものである。

上記データ制御部は、好ましくは、上記ダイナミックＲ
ＡＭおよびスタティックＲＡＭのデータバスを上記シリ
アルパラレル変換器側またはマイクロプロセッサ側に切
換接続するセレクタを有する。

本発明によるディスクキャッシュ方式は、補助記憶装置
の一部のデータの写しをメモリに記憶し。

該メモリのアクセスにより上記補助記憶装置の実効的な
アクセス速度を向上させるディスクキャッシュ方式にお
いて、上記メモリとしてダイナミックＲＡＭおよびスタ
ティックＲＡＭを用い、ホストコンピュータから上記補
助記憶装置へのデータ書込み時には、上記ホストコンビ
五−夕からのデータを一部上記スタティックメモリに書
き込み、該データをスタティックメモリから上記補助記
憶装置へ書き込むとともに上記ダイナミックメモリに転
送するようにしたものである。

本発明による他のディスクキャッシュ方式は。

補助記憶装置の一部のデータの写しをメモリに記憶し、
該メモリのアクセスにより上記補助記憶装置の実効的な
アクセス速度を向上させるディスクキャッシュ方式にお
いて、上記メモリとしてダイナミックＲＡＭおよびスタ
ティックＲＡＭを用い。

ホストコンピュータから上記補助記憶装置へのデータ読
出し時には、目的のデータが上記ダイナミックＲＡＭま
たはスタティックＲＡＭに存在するか否かを判定し、ス
タティックＲＡＭに存在すれば該スタティックＲＡＭか
ら当該データを上記ホストコンピュータに転送し、ダイ
ナミックＲＡＭのみに存在すれば該ダイナミックから直
接または上記スタティックＲＡＭを介して上記上記ホス
トコンピュータへ転送し、いずれのＲＡＭにも存在しな
い場合には上記補助記憶装置から目的のデータを読みだ
して両ＲＡＭに書き込んだ後、該データをスタティック
ＲＡＭから上記ホストコンピュータに転送するようにし
たものである。

本発明によるディスクキャッシュシステムは、補助記憶
装置の一部のデータの写しをメモリに記憶し、該メモリ
のアクセスにより上記補助記憶装置の実効的なアクセス
速度を向上させるディスクキャッシュシステムにおいて
、上記メモリとして。

大容量かつ低アクセス速度の第１のＲＡＭおよび小容量
かつ高アクセス速度の第２のＲＡＭを用い、少なくとも
該第２のＲＡＭと上記補助記憶装置およびホストコンピ
ュータとの間のデータ転送を可能にするとともに、上記
第１および第２のＲＡＭ間のデータ転送を可能にしたも
のである。

［作用］ 本発明による記憶装置制御装置は、ＤＲＡＭ制御部およ
びＳＲＡＭ制御部を有し、両ＲＡＭ制御部は、他の制御
部の指示にしたがってそれぞれＤＲＡＭおよびＳＲＡＭ
へのアクセスを行う。この際の各ＲＡＭのメモリアドレ
スはメモリアドレス制御部から与えられる。また、デー
タ制御部は、ＲＡＭのパラレルデータと補助記憶装置の
シリアルデータとを相互に変換し、あるいはＲＡＭのデ
ータバスを補助記憶装置側あるいはマイクロプロセッサ
側に切換接続する。

本発明の記憶装置制御装置を、ホストコンピュータと補
助記憶装置との間に設けることにより、ＤＲＡＭの大容
量性とＳＲＡＭの高速性を兼備したディスクキャッシュ
システムを構築することができる。

また、以下のような種々のデータ転送を実現することが
できる。

すなわち、ホストコンピュータ側または記憶装置側から
のデータ転送時、ＤＲＡＭおよびＳＲＡＭに同時にデー
タを書き込むことが可能であり、また、ＤＲＡＭまたは
ＳＲＡＭから記憶装置側へのデータ転送時、ＤＲＡＭか
らＳＲＡＭまたはＳＲＡＭからＤＲＡＭへのデータ転送
を同時に行うことができる。さらに、記憶装置制御装置
内のマイクロプロセッサもＤＲＡＭまたはＳＲＡＭをダ
イレクトアクセスすることができ、ＤＲＡＭから記憶装
置側へのデータ転送と同時に、ＳＲＡＭからホストコン
ピュータ側へのデータ転送も可能であり、この間にＭＰ
Ｕがメモリをダイレクトアクセスすることも可能である
。また、ＳＲＡＭから記憶装置側へのデータ転送と同時
に、ＤＲＡＭから嬰ストコンピュータ側へのデータ転送
も可能であり、この間にマイクロプロセッサがメモリを
ダイレクトアクセスすることも可能である。

さらに、前記記憶装置制御装置あるいはこの装置内のバ
ッファ制御部を１チツプ化することにより、部品点数の
削減、配線面積の縮小、基板面積の縮小が図れる。

（以下、余白） ［実施例］ 以下、本発明の一実施例について図面により詳細に説明
する。

第１図に、本発明による記憶装置制御装置にＳＲＡＭお
よびＤＲＡＭを接続したシステムのブロック図を示す。

記憶装置制御装置１には、ＤＲＡＭ３およびＳＲＡＭ４
が接続され、これらのメモリを介して記憶装置制御装置
１は、補助記憶装置（以下、単に記憶装置という）とホ
ストコンピュータ（以下、単にホストという）との間の
データ転送を制御する。

記憶装置制御装置ｌは、マイクロプロセッサ（以下、Ｍ
ＰＵという）２を内蔵し、第１図のようなシステムの制
御を司る。Ａ−１バスはＭＰＵ２のアドレスバスであり
、Ｄ−１バスはＭＰＵ２のデータバスである。記憶装置
制御装置１は、その他、ＤＲＡＭ制御部５．ＳＲＡＭ制
御部６、セレクタ７、メモリアドレス制御部８、データ
制御部９、制御部１０を有する。記憶装置制御装置】、
のＭＰＵ２以外の部分がバッファ制御部を構成する。

周知のように、ＤＲＡＭ３は記憶内容保持動作（リフレ
ッシュ）が必要な随時書き込み読出し可能なメモリであ
り、ＳＲＡＭ４は記憶内容保持動作不要な随時書き込み
読出し可能なメモリである。

現在、ＳＲＡＭは３２ＫＸ８ビツトまたは６４に×４ビ
ットが主流であり、そのアクセルタイムは１５ｎｓ程度
のものまである。これに対し、ＤＲＡＭは、１ＭＸ１ビ
ツトあるいは２５６ＫＸ４ビツトが主流であり、そのア
クセスタイムはたかだか８０ｎｓである。このように、
ＤＲＡＭはＳＲＡＭに対して約４倍の容量を有し、Ｓ　
ＲＡＭはＤＲＡＭに対して５倍程度の速度を有する。

ＤＲＡＭ制御部５は、ＤＲＡＭ３の制御を司り、ＤＲＡ
Ｍ３内部でアドレスをラッチさせるための行アドレスス
トローブ信号−ＲＡＳ、および列アドレスストローブ信
号−ＣＡＳを出力する。さらに、ＤＲＡＭ３への読出し
制御信号−ＲＤおよび書き込み制御信号−ＷＤを出力す
る。また、後述するメモリアドレス制御部８から出力さ
れるメモリアドレスを行アドレスと列アドレスとに時分
割して出力する。ＳＲＡＭ制御部６は、ＳＲＡＭ４の制
御を司り、ＳＲＡＭ４への読出し制御信号−ＭＲＤおよ
び書き込み信号−ＭＷＲを出力する。

なお、この明細書および図面において、　−″は負論理
を表わすが、以下、明細書においては省略する。

ＤＲＡＭ制御部５およびＳＲＡＭ制御部６については公
知なので、その具体的構成についてはここでは詳述しな
い。

メモリアドレス制御部８は、ＤＲＡＭ３およびＳＲＡＭ
４のメモリアドレスの制御を司り、内部には、第５図に
示すように、ＤＲＡＭ用およびＳＲＡＭ用のメモリアド
レスレジスタ８１．８２をそれぞれ具備している。さら
に、レジスタ８１の出力アドレスとＭＰＵ２のアドレス
のいずれかを選択するセレクタ８３と、レジスタ８２の
出力アドレスとＭＰＵ２のアドレスのいずれかを選択す
るセレクタ８４とを有する。なお、ＤＲＡＭ用およびＳ
ＲＡＭ用のメモリアドレスレジスタ８１゜８２をそれぞ
れ２個ずつ（あるいはそれ以上）設ければ、例えば、Ｄ
ＲＡＭ３のｎアドレス目のデータを記憶装置に転送中に
２ｎアドレス目のデータをＳＲＡＭ４に転送することも
可能になる。

データ制御部９は、第５図に示すように、記憶装置とメ
モリとの間のデータ転送において、記憶装置側からのシ
リアルデータをパラレルデータに、逆に、メモリ側から
のパラレルデータをシリアルデータに変換するシリアル
／パラレル変換器９１を有し、さらに、ＭＰＵ２とメモ
リとの間のデータ転送または記憶装置とメモリとの間の
データ転送のために、メモリのデータバスをＭＰＵ２の
データバスまたはシリアル／パラレルデータ変換器９１
のデータバスのいずれかに接続するセレクタ９２を有す
る。

制御部１０は、前述したＤＲＡＭ制御部５、ＳＲＡＭ制
御部６、セレクタ７、メモリアドレス制御部８．および
データ制御部９の制御を司る。

また、第５図に示すように、ＤＲＡＭ制御部ＳおよびＳ
ＲＡＭ制御部６に対して、ＤＲＡＭ３およびＳＲＡＭ４
にアクセスするサイクルにウェイトをかけることを制御
するウェイト（ＷＡＩＴ）回路１０１を有する。

また、バッファ制御部は、図示していないセレクタによ
る選択により、ＭＰＵの基準クロック源と、バッファ制
御部のみの基準クロック源のいずれかのクロックで動作
することができる。ＭＰＵの基準クロック源をそのまま
バッファ制御部でも使用できれば、外付は水晶発振器は
１個で済むため、部品点数の削減、基板面積の縮小、低
コスト化が図れる。さらに、バッファ制御部をＭＰＵの
基準クロック源と異なったクロック源で動作させた場合
と比較し、例えば、ＭＰＵがバッファメモリにアクセス
したときに行う制御信号の同期化が不要となる。他方、
バッファ制御部のみの基準クロック源で動作させれば、
ＭＰＵの基準クロック源は通常低速であるため、それ以
上の高速クロックでバッファメモリをアクセスしたい場
合に有効である。

以下、第１図の装置の具体的な動作について説明する。

第１図に示したように記憶装置制御装置上は。

ホストの要求コマンドをＭＰＵ２が解読した後、ＭＰＵ
２の指示により、記憶装置に対して読取り書き込みを行
うものである。

ディスクキャッシュシステムは、ホスト側から転送され
てきたデータを記憶装置に書き込むと共に、ＭＰＵ２管
理の元に、メモリにも書き込んでおくことにより、次に
ホスト側から読みだしたいデータがメモリに存在する（
これをキャッシュがヒツトしたといい、この割合をヒツ
ト率という）場合、記憶装置からデータを読みだす場合
と比較して、メモリからデータを転送できるので実効的
に高速の記憶装置アクセスが可能となる。

このようなディスクキャッシュシステムにおいて、キャ
ッシュメモリとしてＳＲＡＭを使用した場合、ホスト側
とメモリとの間のデータ転送は高速に行えるが、ＳＲＡ
Ｍにおいてデータを格納する容量はそれほど大きくなく
、キャッシュのヒツト率が当然低くなる。他方、キャッ
シュメモリとしてＤＲＡＭを使用した場合、ＤＲＡＭに
おいてデータを格納する容量はＳＲＡＭと比較して大き
いことから、キャッシュのヒツト率が高くなる。

しかし、ＤＲＡＭはＳＲＡＭよりアクセスタイムが遅い
ために、ホスト側とメモリとの間のデータ転送は、ＳＲ
ＡＭの場合と比べて低速となってしまう。

そこで、本実施例では、記憶装置制御装置１によって以
下のような動作を行う まず、ホストが記憶装置制御装置１に対して１セクタの
読取り要求を出力した場合を考える。この場合、ＭＰＵ
２の指示により、データ制御部９において、記憶装置側
からのシリアルデータをパラレルデータに変換した後、
その内容をＤＲＡＭ３およびＳＲＡＭ４に同時に書き込
み、１セクタ分のデータを格納した後、続いてその１セ
クタ分のデータをＳＲＡＭ４からホスト側へ転送する。

この動作について詳細に説明する。

第１図において、ホスト側から転送されてきたデータが
ＤＲＡＭ３およびＳＲＡＭ４に格納されている場合、ホ
ストが１セクタ分のデータの読取り要求を出したとき、
ＭＰＵ２はその要求を解読し、ＤＲＡＭ３およびＳＲＡ
Ｍ４に供給するセクタの内容をさかす６すなわちＳＲＡ
Ｍ４およびＤＲＡＭ３の双方でヒツト判定を行う。

ＳＲＡＭ４に目的の内容が見つかれば（すなわち。

ヒツトした場合）、ＳＲＡＭ４からホストへ当該データ
を転送する。ＳＲＡＭ４がヒツトせず、ＤＲＡＭ３がヒ
ツトした場合には、次の３通りの方法のいずれかを実行
する。第１の方法は。

ＤＲＡＭ３から目的の内容を直接ホスト側へ転送するも
のである。第２の方法は、−旦、ＳＲＡＭ４にデータを
転送してから、改めてＳＲＡＭ４からホスト側へ目的の
データを転送するものである。この方法は、ＤＲＡＭ３
からＳＲＡＭ４にデータを転送してからホスト側へ転送
するため、ホスト側が要求するデータをすべて転送しお
えるまでには時間がかかるが。

ＳＲＡＭ４にデータを転送した後、ＳＲＡＭから高速に
ホスト側へデータ転送が行え、単に、ＤＲＡＭ３からホ
スト側へ転送した場合と比較し、ホストバスの占有時間
を短縮でき、また、再び、同じデータがホスト側から要
求された場合、今度は直接ＳＲＡＭ４から目的のデータ
を高速に転送することが可能になる。第３の方法は、Ｄ
ＲＡＭ３からホスト側へ転送すると同時に、ＳＲＡＭ４
への転送しておく方法である。この方法によっても、再
び、同じデータがホスト側から要求された場合に、直接
ＳＲＡＭ４からホスト側へ目的のデータを高速に転送す
ることができる。

ＳＲＡＭ４およびＤＲＡＭ３のいずれにも目的のデータ
が見つからない場合には、記憶装置からそのデータを読
みださなくてはならない。

第２図に、ホスト側あるいは記憶装置側からのデータを
ＤＲＡＭ３およびＳＲＡＭ４に同時に書き込む場合のタ
イミングを示す、基準クロックとしては、バッファ制御
部用の基準クロックまたはＭＰＵ用の基準クロックを切
り換えて用いる。

記憶装置からデータを読みだす場合１．ＭＰＵ２は、Ｄ
−１バスを介してメモリアドレス制御部８内のＤＲＡＭ
用アドレスレジスタ８２にメモリのアドレスを格納する
。この値は、Ａ−２バスによりＤＲＡＭ制御部５に入力
される。次に、記憶装置制御装置１は、ホストの指定す
るセクタを検出し、そのセクタのデータ部をデータ制御
部９でシリアルデータからパラレルデータに変換する。

パラレルデータが８ビツト蓄積されたことをＣ−２信号
により制御部１０が認識すると、制御部１０は、まず、
ＤＲＡＭ３へのアクセスを有効とするために、Ｃ−３信
号によりＤＲＡＭ３へのアクセス指示を促す。これによ
り、ＤＲＡＭ制御部５は、第２図に示すように、メモリ
アドレス制御部８から出力されたＤＲＡＭ用アドレスレ
ジスタの行アドレスをＡ−４バスにより出力する１次に
、その行アドレスをＤＲＡＭ３へ出力するために、制御
部１０からのＣ−４信号により、Ａ−４パス側を選択し
て出力させる。これとほぼ同時にＤＲＡＭ制御部５は、
ＤＲＡ−Ｍ３内部で行アドレスをラッチさせるためのＲ
ＡＳ信号を出力する。続いて、ＤＲＡＭ制御部５は、Ｄ
ＲＡＭ３へデータを書き込むための制御信号ＷＲを出力
する。

次に、制御部１０は、ＤＲＡＭ制御部５へのＤＲＡＭ３
へのアクセスを有効としながら、ＳＲＡＭ制御部６に対
しＳＲＡＭ４のアクセスを有効とするためにＣ−５信号
によりＳＲＡＭ４へのアクセス指示を促す。　続いて、
予めメモリアドレス制御部８からＡ−３バスへ出力され
ているＳＲＡＭ用アドレスレジスタの内容を有効とする
ために、Ｃ−４信号によりセレクタ７のＡ−３バス側を
有効とする。このとき、ＳＲＡＭ４へ入力されるアドレ
スの下位ビットは、ＤＲＡＭ３に入力される列アドレス
と同じである。

次に、ＤＲＡＭ制御部５はその列アドレスをＤＲＡＭ３
にラッチさせるためのＣＡＳ信号を出力する。続いて、
ＳＲＡＭ１１部６はＳＲＡＭ４へデータを書き込むため
のＭＷＲ信号を出力する。

ここで、例えば、記憶装置制御装置ｌに接続したＳＲＡ
Ｍ４がＤＲＡＭ３と比較し、極端に速いアクセスタイム
を有するものであるとする。

ＤＲＡＭ制御部５およびＳ　ＲＡ　Ｍ　＄Ｊ御熱部６、
同クロック源で動作しているため、クロック周波数を高
速なＳＲＡＭ４のサイクルタイムに合わせて使用してい
る場合、低速なサイクルタイムのＤＲＡＭ３を使用する
と１通常アクセスサイクルではアクセスできない。

そこで、このような例の場合、第２図に示すように、Ｗ
ＡＩＴ信号によりＤＲＡＭ３およびＳＲＡＭ４に対して
それぞれウェイトをかけてやることにより、サイクルタ
イムを遅くすることができる。すなわち、同じアクセス
サイクルでＤＲＡＭ３およびＳＲＡＭ４を同時にアクセ
スすることが可能になる。

その設定は、ＤＲＡＭ制御部５およびＳ　ＲＡＭ制御部
６に対して、それぞれ制御部１０から出力されるＣ−１
信号およびＣ−８信号により行われ、それぞれの信号が
有効に出力されている間、ウェイトをかけることができ
、ＤＲＡＭ３およびＳＲＡＭ４のサイクルタイムに合わ
せて上述の同時アクセスが可能になる。

このような動作を繰り返すことにより、記憶装置側から
のｒセクタ分のデータをＤＲＡＭ３およびＳＲＡＭ４に
書き込むことができる。

次に、いま記憶装置側からＤＲＡＭ３およびＳＲＡＭ４
に書き込んだ１セクタ分のデータを、ＳＲＡＭ４からホ
スト側へ転送する動作について説明する。

まず、制御部１０ば、ＳＲＡＭ制御部６に対し、Ｃ−５
信号により、ＳＲＡＭ４へのアクセス指示を促す。これ
により、ＳＲＡＭ制御部６は、メモリアドレス制御部８
からＡ−３バスに出力されたＳＲＡＭ用アドレスレジス
タの内容を選択するために、Ｃ−４信号によりセレクタ
７のＡ−３側を有効とする。続いて、ＳＲＡＭ制御部６
は、ホスト側へデータを転送させるために、ＳＲＡＭ４
ヘデータ読出し信号ＭＲＤを出力する。これらの動作を
繰り返すことにより、１セクタ分のデータがホストへ転
送される。

以上が記憶装置側からホスト側へデータを転送する一連
の動作の一例であるが、このような動作をさせることに
より、ＤＲＡＭ３のみでデータ転送を行わせた場合と比
較すると、ホスト側へのデータ転送はＳＲＡＭ４を使用
しているため、高速のデータ転送が実現でき、ホスト側
バスの占有時間を短くすることができる。また、キャッ
シュメモリとしてＳＲＡＭ４のみを使用するシステムと
比較すると、同等価格のＳＲＡＭよりＤＲＡＭの方がデ
ータを格納する容量が大きいという利点を活かし、ディ
スクキャッシュとしても効果が上げられる。

次に、ホストが記憶装置制御装置１に対し、１セクタの
書き込み要求を出力した場合の動作の一例を説明する。

この場合、ホス１へ側からの１セクタ分のデータをＳＲ
ＡＭに書き込み、さらに、このＳＲＡＭ４からそのデー
タをデータ制御部９に転送し、パラレルデータをシリア
ルデータに変換し、記憶装置側へ転送する。さらに、パ
ラレルデータをシリアルデータに変換している時間を利
用し、ＳＲＡＭ４からＤＲＡＭ３ヘデータ転送を行う。

第３図に、ＳＲＡＭ４に格納されているデータをＳＲＡ
Ｍ４から読みだすと同時に、ＤＲＡＭ３に書き込んだと
きのタイミングを示す。

まず、制御部１０は、Ｃ−５信号によりＳＲＡＭ制御部
６に対し、ＳＲＡ−Ｍ４へのアクセス指示を促す。続い
て、Ｃ−４信号により、予め出力されているメモリアド
レス制御部８のＳＲＡＭ用アドレスレジスタの内容をセ
レクタ７出力において有効とする。さらに、ＳＲＡＭ４
ヘデータ書き込み信号ＭＷＲを出力することにより、デ
ータが書き込まれる。これらの動作を繰返し、１セクタ
分のデータ転送を終える。その後、第３図に示すように
、ＳＲＡＭ制御部６からデータ読出し信号ＭＲＤを出力
し、データ制御部９ヘデータを転送する。このとき、Ｓ
ＲＡＭ４から出力されたパラレルデータがデータ制御部
９でシリアルデータに変換されたあと、記憶装置側に全
ビット出力されるまでには時間がある。この時間を利用
し、ＳＲＡＭ４からＤＲＡＭ３ヘデータを移動させる。

この一連の動作をさせるために、制御部１０は、ＤＲＡ
Ｍ制御部５に対し、Ｃ−６信号によりデイレイドライド
要求を出力する必要がある。

以上のような動作を行なえば、ＳＲＡＭ４を使用し、ホ
スト側から記憶装置側へデータ転送を行なっている間に
、ＳＲＡＭ４からＤＲＡＭ３への同時転送が可能となり
、ＳＲＡＭ４を高速のデータ転送用として使用でき、デ
ータを格納する容量が大きいＤＲＡＭ３をキャッシュメ
モリとして使用できることになる。

この他のデータ転送のケースを示すと１例えば、ホスト
側が記憶装置制御装置１に対し、何の要求もしていない
場合、その間に、記憶装置制御装置ｌは１次にホスト側
の読み取り要求が高いデータの内容がＤＲＡＭ３に格納
されている場合、その内容をＤＲＡＭ３からＳＲＡＭ４
に同時転送しておくことにより５次にホスト側からその
データを要求することが生じた場合、ＳＲＡＭ４から高
速にホスト側へデータ転送を行なうことができる。

このシーケンス動作は第４図に示すようになる。

すなわち、ＤＲＡＭ３から読みだしたデータは、同一サ
イクル中にＳＲＡＭ’４に書き込まれる。

また、記憶装置制御装置１は、ＭＰＵ２を内臓し、ＭＰ
Ｕ２がＤＲＡＭ３およびＳＲＡＭ４をダイレクトアクセ
スすることが可能であり、メモリアドレス制御部８内で
ＤＲＡＭ用アドレスレジスタ８２の内容およびＳＲＡＭ
用アドレスレジスタ８１の内容またはＭＰＵ２からのア
ドレスの選択は、制御部ＩＯからのＣ−７信号に応じて
メモリアドレス制御部８内のセレクタ８３．８４により
行なわれる。また、メモリのデータバスを記憶装置側の
データバスまたはＭＰＵ２のデータバスのいずれかに選
択的に接続するのは、制御部１０からのＣ−９信号に応
じて、データ制御部９内のセレクタ９２により行なわれ
る。したがって、これらのセレクタの選択動作によりＭ
ＰＵ２がメモリをダイレクトアクセスすることが可能と
なる。

ＤＲＡＭ３の記憶内容を保持するためのリフレッシュ動
作としては、これはいわゆるＣＡＳビフォアＲＡＳリフ
レッシュモードをサポートし、周期的にリフレッシュ動
作に入る。

また、記憶装置制御装置１は、記憶装置側かＣＤＲＡＭ
３およびＳＲＡＭ４ヘデータ転送を行鳴っている間に、
シリアルデータをパラレルデータに変換する時間を利用
し、同時にホスト側へのデータ転送も可能であり、さら
にＭ　Ｐ　０．２からメ侵りへのダイレクトアクセスも
可能である。さら↓二また。ＤＲＡＭ３からＳＲＡＭ４
への同時転送衣るいはＳＲＡＭ４からＤＲＡＭ３への同
時転送も可能である。

このことからデータ転送における優先順位を梵めること
か必要になってくる。

そこで、データ転送における優先順位について述べる。

優先順位の一番高いものはＤＲＡＭ３のリフレッシュ動
作であり、ＤＲＡＭ３の記憶内寝が破壊されないように
するためである０次に優宍順位の高いものは、記憶装置
・メモリ間のデータ転送であり、これは、データ制御部
９内部のシリアルデータ／パラレルデータ変換器９１に
おいて。

記憶装置側からのシリアルデータが転送され、８ビット
溜まった時には、必ずそのパラレルデータをメモリへ出
力しないと、次のシリアルデータが格納されるレジスタ
がなくなるためである。続いては、ＭＰＵ２がメモリア
クセスしたときであり、次は、ＤＲＡＭ３・ＳＲＡＭ４
間のデータ転送であり、最も低いのはホスト側とメモリ
間のデータ転送である。

以上述べてきたように、本実施例によれば、前述した例
のようなりＲＡＭ−ＳＲＡＭ間の同時転送が可能であり
、さらに、ＳＲＡＭモードのみ、あるいはＤＲＡＭモー
ドのみのデータ転送を実現することも可能であり、ＤＲ
ＡＭおよびＳ　ＲＡＭを用いたプログラマブルなデータ
転送が可能となり、ディスクキャッシュシステムとして
の効果も上がる。

すなわち、記憶装置制御装置内に、ＤＲＡＭおよびＳＲ
ＡＭを同時に制御する制御部を設けることにより、ホス
ト側の転送速度に見合ったデータ転送が実現でき、尚か
っ、ディスクキャッシュシステムとしての効果も発揮す
るものである。

また、記憶装置制御装置を１つのＬＳＩにすることによ
り、部品点数削減、配線面積縮小、基板面積縮小が大幅
に行なえる他に、前記記憶装置制御装置をハードディス
クコントローラボードの構成要素とすることにより、柔
軟なハードディスクシステムの構築を行なうことができ
る。あるいは、前記記憶装置制御装置内のバッファ制御
部を１つのＬＳＩにすることにより、種々のメモリシス
テムを容易に構築できる効果がある。

［発明の効果］ 本発明によれば、ＤＲＡＭおよびＳＲＡＭを同時に用い
ることにより、ＤＲＡＭ、ＳＲＡＭ、ホストおよび補助
記憶装置の相互間で融通性の高いデータ転送が行え、か
つ、この装置を利用することにより、ホストと記憶装置
間においてプログラマブルなデータ転送が可能となり、
ＳＲＡＭの高速性とＤＲＡＭの大容量性を兼ね備えたデ
ィスクキャッシュシステムを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図、
第３図、第４図は第１図におけるデータ転送の動作を示
すタイミングチャート、第５図は第１＠の要部の詳細構
成を示すブロック図である。 １・・・記憶装置制御装置、２・・・ＭＰＵ、３・・・
ＤＲＡＭ、４・・・Ｓ　ＲＡＭ、５・・・ＤＲＡＭ制御
部、６・・・ＳＲＡＭ制御部、７・・・セレクタ、８・
・・メモリアドレス制御部、９・・・データ制御部、１
０・・・制御部、８１．８２・・・メモリアドレスレジ
スタ、９１・・・シリアル／パラレルデータ変換器、１
０１・・・ウェイト回路。

Claims (1)

1. 【特許請求の範囲】 １、ホストコンピュータからの指示に応じて補助記憶装
   置へのアクセスを制御する記憶装置制御装置において、 ダイナミックＲＡＭへのアクセスを制御する第１のメモ
   リ制御部と、 スタティックＲＡＭへのアクセスを制御する第２のメモ
   リ制御部と、 上記ダイナミックＲＡＭのアクセスアドレスおよび上記
   スタティックＲＡＭのアクセスアドレスを出力するメモ
   リアドレス制御部と、 該メモリアドレス制御部および上記第１および第２のメ
   モリ制御部を制御する制御部とを備えたことを特徴とす
   る記憶装置制御装置。 ２、ホストコンピュータからの指示に応じて補助記憶装
   置へのアクセスを制御する記憶装置制御装置において、 上記ホストコンピュータから上記補助記憶装置へのアク
   セス要求を受けるマイクロプロセッサと、 ダイナミックＲＡＭへのアクセスを制御する第１のメモ
   リ制御部と、 スタティックＲＡＭへのアクセスを制御する第２のメモ
   リ制御部と、 上記マイクロプロセッサから与えられた上記ダイナミッ
   クＲＡＭのアクセスアドレスおよび上記スタティックＲ
   ＡＭのアクセスアドレスを保持する第１および第２のレ
   ジスタを有するメモリアドレス制御部と、 上記ダイナミックＲＡＭおよびスタティックＲＡＭのパ
   ラレルデータと上記補助記憶装置のシリアルデータとの
   間で相互に変換するシリアル／パラレル変換器を有する
   データ制御部と、上記マイクロプロセッサの指示に応じ
   て、上記上記第１および第２のメモリ制御部、メモリア
   ドレス制御部およびデータ制御部を制御する制御部とを
   備えたことを特徴とする記憶装置制御装置。 ３、上記データ制御部は、上記ダイナミックＲＡＭおよ
   びスタティックＲＡＭのデータバスを上記シリアルパラ
   レル変換器側またはマイクロプロセッサ側に切換接続す
   るセレクタを有することを特徴とする請求項２記載の記
   憶装置制御装置。 ４、補助記憶装置の一部のデータの写しをメモリに記憶
   し、該メモリのアクセスにより上記補助記憶装置の実効
   的なアクセス速度を向上させるディスクキャッシュ方式
   において、上記メモリとしてダイナミックＲＡＭおよび
   スタティックＲＡＭを用い、ホストコンピュータから上
   記補助記憶装置へのデータ書込み時には、上記ホストコ
   ンピュータからのデータを一旦上記スタティックメモリ
   に書き込み、該データをスタティックメモリから上記補
   助記憶装置へ書き込むとともに上記ダイナミックメモリ
   に転送することを特徴とするディスクキャッシュ方式。 ５、補助記憶装置の一部のデータの写しをメモリに記憶
   し、該メモリのアクセスにより上記補助記憶装置の実効
   的なアクセス速度を向上させるディスクキャッシュ方式
   において、上記メモリとしてダイナミックＲＡＭおよび
   スタティックＲＡＭを用い、ホストコンピュータから上
   記補助記憶装置へのデータ読出し時には、目的のデータ
   が上記ダイナミックＲＡＭまたはスタティックＲＡＭに
   存在するか否かを判定し、スタティックＲＡＭに存在す
   れば該スタティックＲＡＭから当該データを上記ホスト
   コンピュータに転送し、ダイナミックＲＡＭのみに存在
   すれば該ダイナミックから直接または上記スタティック
   ＲＡＭを介して上記上記ホストコンピュータへ転送し、
   いずれのＲＡＭにも存在しない場合には上記補助記憶装
   置から目的のデータを読みだして両ＲＡＭに書き込んだ
   後、該データをスタティックＲＡＭから上記ホストコン
   ピュータに転送することを特徴とするディスクキャッシ
   ュ方式。 ６、補助記憶装置の一部のデータの写しをメモリに記憶
   し、該メモリのアクセスにより上記補助記憶装置の実効
   的なアクセス速度を向上させるディスクキャッシュシス
   テムにおいて、 上記メモリとして、大容量かつ低アクセス速度の第１の
   ＲＡＭおよび小容量かつ高アクセス速度の第２のＲＡＭ
   を用い、少なくとも該第２のＲＡＭと上記補助記憶装置
   およびホストコンピュータとの間のデータ転送を可能に
   するとともに、上記第１および第２のＲＡＭ間のデータ
   転送を可能にしたことを特徴とするディスクキャッシュ
   システム。