JPH0536874A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0536874A JPH0536874A JP3334358A JP33435891A JPH0536874A JP H0536874 A JPH0536874 A JP H0536874A JP 3334358 A JP3334358 A JP 3334358A JP 33435891 A JP33435891 A JP 33435891A JP H0536874 A JPH0536874 A JP H0536874A
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- layer
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- semiconductor device
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 チップそりを防止し、チップサイズを大型化
しても放熱特性が劣化することのない高周波高出力半導
体装置およびの製造方法を実装方法を得ることを目的と
する。 【構成】 チップの発熱部に対応する半導体基板の裏面
の放熱部にのみＡｕＰＨＳを、その他の部分には反りを
防止するためのハニカム状膜あるいはグラファイト繊維
複合メッキを形成したものである。また該複合メッキの
上層にＡｕ−Ｓｎ合金ハンダ層を電解メッキで形成した
ものである。 【効果】 素子発熱部からの放熱効果を損なうことなし
に、チップ反りが低減でき、チップサイズの大型化が図
れる。
しても放熱特性が劣化することのない高周波高出力半導
体装置およびの製造方法を実装方法を得ることを目的と
する。 【構成】 チップの発熱部に対応する半導体基板の裏面
の放熱部にのみＡｕＰＨＳを、その他の部分には反りを
防止するためのハニカム状膜あるいはグラファイト繊維
複合メッキを形成したものである。また該複合メッキの
上層にＡｕ−Ｓｎ合金ハンダ層を電解メッキで形成した
ものである。 【効果】 素子発熱部からの放熱効果を損なうことなし
に、チップ反りが低減でき、チップサイズの大型化が図
れる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特にＰＨＳを有する高周波高出力Ｇａ
ＡｓＩＣおよびその製造方法に関するものである。
製造方法に関し、特にＰＨＳを有する高周波高出力Ｇａ
ＡｓＩＣおよびその製造方法に関するものである。
【０００２】
【従来の技術】図６は従来の高周波高出力半導体装置の
構成を示す概観断面図で、図において１は半導体基板、
２は半導体基板１内のバイアホール、２ａはバイアホー
ル２内に形成された金属層、３は半導体チップを個々の
基板に分離する分離溝、３ａは分離溝３内に形成された
金属層、４は電解Ａｕメッキ用の給電層、５はＡｕ電解
メッキにより形成されたプレーティッドヒートシンク
（以下、ＡｕＰＨＳと称す）、また記号δはチップのそ
り量を、ｌはチップ長辺長をそれぞれ示している。
構成を示す概観断面図で、図において１は半導体基板、
２は半導体基板１内のバイアホール、２ａはバイアホー
ル２内に形成された金属層、３は半導体チップを個々の
基板に分離する分離溝、３ａは分離溝３内に形成された
金属層、４は電解Ａｕメッキ用の給電層、５はＡｕ電解
メッキにより形成されたプレーティッドヒートシンク
（以下、ＡｕＰＨＳと称す）、また記号δはチップのそ
り量を、ｌはチップ長辺長をそれぞれ示している。
【０００３】まず、製造方法について説明する。図７
(a) は半導体基板１の第１の面側にＦＥＴなどの素子部
８、およびバイアホール２等を形成し、さらにチップ分
離溝３を設け、バイアホール２及びチップ分離溝３内に
それぞれ金属層２ａ，３ａを形成したのち、前記半導体
基板１の第１の面側とは反対の第２の面側を前記基板１
厚が約３０μｍとなるまで研磨し、次に前記基板１の第
２の面上に電解Ａｕメッキ用給電層４を形成した状態で
ある。
(a) は半導体基板１の第１の面側にＦＥＴなどの素子部
８、およびバイアホール２等を形成し、さらにチップ分
離溝３を設け、バイアホール２及びチップ分離溝３内に
それぞれ金属層２ａ，３ａを形成したのち、前記半導体
基板１の第１の面側とは反対の第２の面側を前記基板１
厚が約３０μｍとなるまで研磨し、次に前記基板１の第
２の面上に電解Ａｕメッキ用給電層４を形成した状態で
ある。
【０００４】この後、Ａｕ電解メッキにより約４０μｍ
厚のＡｕＰＨＳ５を形成し（図４(b) ）、続いてチップ
の分離溝３部分でダイサーカットして図６に示すような
高周波高出力用の半導体チップを得る。
厚のＡｕＰＨＳ５を形成し（図４(b) ）、続いてチップ
の分離溝３部分でダイサーカットして図６に示すような
高周波高出力用の半導体チップを得る。
【０００５】上記従来の半導体装置において、ＰＨＳ５
は半導体基板１の第１の面側に形成したＦＥＴなどの素
子部８から発生する熱を、チップキャリア側に逃すため
の放熱体としての機能および薄い半導体基板１、すなわ
ちチップのハンドリングを容易にするための機能を有し
ている。
は半導体基板１の第１の面側に形成したＦＥＴなどの素
子部８から発生する熱を、チップキャリア側に逃すため
の放熱体としての機能および薄い半導体基板１、すなわ
ちチップのハンドリングを容易にするための機能を有し
ている。
【０００６】
【発明が解決しようとする課題】以上のように構成され
た従来の半導体装置では、基板１材とＡｕＰＨＳ５との
線膨張係数の違いによって、ダイボンディング時の加熱
によりチョプの反りが生じていた。例えば基板１を約３
０μｍ厚のＧａＡｓ，ＰＨＳ５を約４０μｍ厚のＡｕ、
ダイボンド時の加熱温度を３００℃とするとバイメタル
の式から、そり量δとチップ長辺長ｌとの関係は、図８
のようになる。すなわち前記条件において従来の半導体
装置では、チップ長辺長ｌを２ｍｍ以上にすると、組立
てテスト可能領域（δ＝３０μｍ）内に入らなくなり、
チップキャリアへのチップ実装時にダイボンディング，
ワイヤーボンディングが困難となるばかりか、チップと
チップキャリアとの接触面積が低下して放熱特性が著し
く劣化し、所望のＲＦ特性が得られないという問題を引
き起こしていた。
た従来の半導体装置では、基板１材とＡｕＰＨＳ５との
線膨張係数の違いによって、ダイボンディング時の加熱
によりチョプの反りが生じていた。例えば基板１を約３
０μｍ厚のＧａＡｓ，ＰＨＳ５を約４０μｍ厚のＡｕ、
ダイボンド時の加熱温度を３００℃とするとバイメタル
の式から、そり量δとチップ長辺長ｌとの関係は、図８
のようになる。すなわち前記条件において従来の半導体
装置では、チップ長辺長ｌを２ｍｍ以上にすると、組立
てテスト可能領域（δ＝３０μｍ）内に入らなくなり、
チップキャリアへのチップ実装時にダイボンディング，
ワイヤーボンディングが困難となるばかりか、チップと
チップキャリアとの接触面積が低下して放熱特性が著し
く劣化し、所望のＲＦ特性が得られないという問題を引
き起こしていた。
【０００７】またこのようなチップ反りは、実装時にチ
ップとチップキャリアとをＡｕ−Ｓｎ共晶ハンダのペレ
ットを用い張りつける際、溶融したハンダの量を制御す
るのが困難なため多量のハンダの上にチップが浮かぶよ
うな形となることも発生の主要因となっていた。
ップとチップキャリアとをＡｕ−Ｓｎ共晶ハンダのペレ
ットを用い張りつける際、溶融したハンダの量を制御す
るのが困難なため多量のハンダの上にチップが浮かぶよ
うな形となることも発生の主要因となっていた。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、チップ反りを防止し、チップサ
イズを大型化しても放熱特性が劣化することのない高周
波高出力半導体装置およびその製造方法を得ることを目
的とするものである。
ためになされたもので、チップ反りを防止し、チップサ
イズを大型化しても放熱特性が劣化することのない高周
波高出力半導体装置およびその製造方法を得ることを目
的とするものである。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
装置は、基板の表面に設けたチップの発熱部に対応する
基板裏面の放熱部にのみメッキ形成による良熱伝導性材
料からなる層を設け、その他の基板裏面部分には良熱伝
導性材料からなる微粒子を空隙ができるように積層して
なるハニカム状の層を設けるようにしたものである。
装置は、基板の表面に設けたチップの発熱部に対応する
基板裏面の放熱部にのみメッキ形成による良熱伝導性材
料からなる層を設け、その他の基板裏面部分には良熱伝
導性材料からなる微粒子を空隙ができるように積層して
なるハニカム状の層を設けるようにしたものである。
【００１０】また、この発明に係る半導体装置の製造方
法は、半導体基板の第１の面側に素子を形成し、基板の
第２の面の全面に電解メッキ形成用の給電層を形成し、
第２の面上の前記素子の発熱部に位置合わせされた領域
のみに、電解メッキにより良熱伝導性の材質からなる第
１の層を形成し、基板の第２の面の第１の層形成領域以
外の領域に良熱伝導性の材質からなる球状の微粒子を堆
積させ、低電流密度の電解により上記基板面と上記微粒
子あるいは上記微粒子同士を密着させ、ハニカム状の第
２の層を形成し、基板の第２の面上に形成された第１の
層上およびハニカム状の第２の層上に、第１の層及び第
２の層を補強するための良熱導性材料からなる第３の層
を形成するようにしたものである。
法は、半導体基板の第１の面側に素子を形成し、基板の
第２の面の全面に電解メッキ形成用の給電層を形成し、
第２の面上の前記素子の発熱部に位置合わせされた領域
のみに、電解メッキにより良熱伝導性の材質からなる第
１の層を形成し、基板の第２の面の第１の層形成領域以
外の領域に良熱伝導性の材質からなる球状の微粒子を堆
積させ、低電流密度の電解により上記基板面と上記微粒
子あるいは上記微粒子同士を密着させ、ハニカム状の第
２の層を形成し、基板の第２の面上に形成された第１の
層上およびハニカム状の第２の層上に、第１の層及び第
２の層を補強するための良熱導性材料からなる第３の層
を形成するようにしたものである。
【００１１】また、この発明にかかる半導体装置及びそ
の製造方法は、基板の表面に設けたチップの発熱部に対
応する基板裏面の放熱部にのみメッキ形成による良熱伝
導性材料からなる層を設け、その他の基板裏面部分に
は、反りを防止するためのグラファイト繊維複合メッキ
を形成したものである。また該複合メッキの上層にＡｕ
−Ｓｎ合金ハンダ層を電解メッキで形成するようにした
ものである。
の製造方法は、基板の表面に設けたチップの発熱部に対
応する基板裏面の放熱部にのみメッキ形成による良熱伝
導性材料からなる層を設け、その他の基板裏面部分に
は、反りを防止するためのグラファイト繊維複合メッキ
を形成したものである。また該複合メッキの上層にＡｕ
−Ｓｎ合金ハンダ層を電解メッキで形成するようにした
ものである。
【００１２】
【作用】この発明においては、ハニカム状の良熱伝導性
材料層を構成する微粒子間の空隙部が、チップ安定化ベ
ークやダイボンド時に基板材と基板裏面に設けた良熱伝
導性材料層との熱膨張係数の違いによって生じる、基板
材に対する良熱伝導性材料層の応力を緩和し、チップの
反りを低減する。
材料層を構成する微粒子間の空隙部が、チップ安定化ベ
ークやダイボンド時に基板材と基板裏面に設けた良熱伝
導性材料層との熱膨張係数の違いによって生じる、基板
材に対する良熱伝導性材料層の応力を緩和し、チップの
反りを低減する。
【００１３】また、この発明においては、グラファイト
繊維複合メッキを基板材に対する応力の符号を互いに相
殺するような組合せ、及び組成比で形成することによっ
て反りを防止できる。またＡｕ−Ｓｎ合金ハンダ層を電
解メッキで形成することによって実装時に溶融ハンダ量
を制御しなくてもハンダ量を一定にすることができる。
繊維複合メッキを基板材に対する応力の符号を互いに相
殺するような組合せ、及び組成比で形成することによっ
て反りを防止できる。またＡｕ−Ｓｎ合金ハンダ層を電
解メッキで形成することによって実装時に溶融ハンダ量
を制御しなくてもハンダ量を一定にすることができる。
【００１４】
【実施例】以下この発明の一実施例を図について説明す
る。図１はこの発明の第１の実施例によるる高周波高出
力用の半導体装置の構成を示す断面図、図２は第１の実
施例による半導体装置を製造する方法の一例を示した主
要断面図である。図において、１は半導体基板、２はバ
イアホール、２ａはバイアホール２内に設けた金属層、
３は半導体チップを個々の基板に分離するための分離
溝、３ａは分離溝３内に設けた金属層、４は電解Ａｕメ
ッキ用の給電層、５はＡｕ電解メッキにより形成された
ＰＨＳ、６はＡｕ微粒子、６６はＡｕ微粒子６からなる
ハニカム状のＡｕ膜、７はＡｕＰＨＳ５及びハニカム状
Ａｕ膜６６を覆うよう形成した補強用Ａｕ膜である。
る。図１はこの発明の第１の実施例によるる高周波高出
力用の半導体装置の構成を示す断面図、図２は第１の実
施例による半導体装置を製造する方法の一例を示した主
要断面図である。図において、１は半導体基板、２はバ
イアホール、２ａはバイアホール２内に設けた金属層、
３は半導体チップを個々の基板に分離するための分離
溝、３ａは分離溝３内に設けた金属層、４は電解Ａｕメ
ッキ用の給電層、５はＡｕ電解メッキにより形成された
ＰＨＳ、６はＡｕ微粒子、６６はＡｕ微粒子６からなる
ハニカム状のＡｕ膜、７はＡｕＰＨＳ５及びハニカム状
Ａｕ膜６６を覆うよう形成した補強用Ａｕ膜である。
【００１５】まず、製造方法について説明する。まず半
導体基板１の第１の面側にＦＥＴなどの素子部８、バイ
アホール２，チップ分離溝３を形成し、バイアホール２
及びチップ分離溝３内にそれぞれ金属層２ａ，３ａを形
成した後、前記半導体基板１の第１の面側とは反対の第
２の面側を基板１の厚みが約３０μｍになるまで研磨
し、この研磨した基板１の第２の面上に電解Ａｕメッキ
形成のための給電層４を形成する。
導体基板１の第１の面側にＦＥＴなどの素子部８、バイ
アホール２，チップ分離溝３を形成し、バイアホール２
及びチップ分離溝３内にそれぞれ金属層２ａ，３ａを形
成した後、前記半導体基板１の第１の面側とは反対の第
２の面側を基板１の厚みが約３０μｍになるまで研磨
し、この研磨した基板１の第２の面上に電解Ａｕメッキ
形成のための給電層４を形成する。
【００１６】その後、ＦＥＴなどの素子発熱部およびバ
イアホール部２に位置合わせされた前記基板１の第１の
面側とは反対側の第２の面側の部分のみに、電解メッキ
により、選択的に厚さが約４０μｍのＡｕＰＨＳ５を形
成した後、該基板１の第２の面を亜硫酸系Ａｕ電解メッ
キ液中にて上向きに設置し、微量の酸の添加により上記
亜硫酸系Ａｕ電解メッキ液を分解して粒径が約 0.5〜１
μｍの球状Ａｕ微粒子６を発生させ、該基板上に上記球
状Ａｕ微粒子６を沈降させる（図２(a) ）。
イアホール部２に位置合わせされた前記基板１の第１の
面側とは反対側の第２の面側の部分のみに、電解メッキ
により、選択的に厚さが約４０μｍのＡｕＰＨＳ５を形
成した後、該基板１の第２の面を亜硫酸系Ａｕ電解メッ
キ液中にて上向きに設置し、微量の酸の添加により上記
亜硫酸系Ａｕ電解メッキ液を分解して粒径が約 0.5〜１
μｍの球状Ａｕ微粒子６を発生させ、該基板上に上記球
状Ａｕ微粒子６を沈降させる（図２(a) ）。
【００１７】そして基板１の第２の面上に前記Ａｕ微粒
子６を少なくとも５０μｍ以上堆積させ（図２(b) ）、
その後、低電流密度のパルス電解により上記基板面と上
記微粒子あるいは上記微粒子同士を密着させてハニカム
状Ａｕ膜６６とする。続いて該基板１の第２の面上に形
成された上記ハニカム状Ａｕ膜６６を研磨して厚さ約４
０μｍとする（図２(c) ）。
子６を少なくとも５０μｍ以上堆積させ（図２(b) ）、
その後、低電流密度のパルス電解により上記基板面と上
記微粒子あるいは上記微粒子同士を密着させてハニカム
状Ａｕ膜６６とする。続いて該基板１の第２の面上に形
成された上記ハニカム状Ａｕ膜６６を研磨して厚さ約４
０μｍとする（図２(c) ）。
【００１８】この後、ＡｕＰＨＳ５及びハニカム状Ａｕ
膜６６上に約３μｍ厚の補強用Ａｕ膜７を電解メッキに
よって形成し、ダイサーカットによりチップ分離溝３で
チップを切断してチップ分離を行い、図 1に示すような
半導体装置を得る。
膜６６上に約３μｍ厚の補強用Ａｕ膜７を電解メッキに
よって形成し、ダイサーカットによりチップ分離溝３で
チップを切断してチップ分離を行い、図 1に示すような
半導体装置を得る。
【００１９】以上のように構成された半導体装置におい
て、ハニカム状Ａｕ膜６６の空隙部は、前記半導体装置
すなわち半導体チップを安定化ベークしたりダイボンド
を行うときに、基板材とＡｕ膜との熱膨張の違いによっ
て生じる基板材に対するＡｕ膜の応力を緩和する作用を
有する。
て、ハニカム状Ａｕ膜６６の空隙部は、前記半導体装置
すなわち半導体チップを安定化ベークしたりダイボンド
を行うときに、基板材とＡｕ膜との熱膨張の違いによっ
て生じる基板材に対するＡｕ膜の応力を緩和する作用を
有する。
【００２０】従って本実施例によれば、安定化ベークや
ダイボンディング時のチップの反りが抑制されるので、
チップキャリアへのチップ実装時において、ダイボンデ
ィング，ワイヤーボンディングを容易に行うことができ
る。さらにはチップサイズを大型化しても、チップとチ
ップキャリアとの接触面積を大きくとることができるの
で、放熱特性を良好にでき、所望のＲＦ特性を有するも
のを得ることができる。なお、本実施例ではＰＨＳとし
てＡｕメッキを用いたが、Ｃｕなどの熱伝導の良好な他
の金属材料あるいは合金を用いてもよい。
ダイボンディング時のチップの反りが抑制されるので、
チップキャリアへのチップ実装時において、ダイボンデ
ィング，ワイヤーボンディングを容易に行うことができ
る。さらにはチップサイズを大型化しても、チップとチ
ップキャリアとの接触面積を大きくとることができるの
で、放熱特性を良好にでき、所望のＲＦ特性を有するも
のを得ることができる。なお、本実施例ではＰＨＳとし
てＡｕメッキを用いたが、Ｃｕなどの熱伝導の良好な他
の金属材料あるいは合金を用いてもよい。
【００２１】図３、図４はこの発明の第２の実施例によ
る高周波高出力半導体装置の構成を示す断面図、図５は
製造方法を示す主要断面図である。図において、１はＧ
ａＡｓ基板、８はＦＥＴなどの素子部、２はバイアホー
ル、４は第１Ａｕメッキ層、１０はＡｕ−グラファイト
複合メッキ層、１０ａはグラファイト繊維、１０ｂはメ
ッキ金属層、５はＡｕＰＨＳ、１１はＡｕ−Ｓｎ合金メ
ッキ層である。
る高周波高出力半導体装置の構成を示す断面図、図５は
製造方法を示す主要断面図である。図において、１はＧ
ａＡｓ基板、８はＦＥＴなどの素子部、２はバイアホー
ル、４は第１Ａｕメッキ層、１０はＡｕ−グラファイト
複合メッキ層、１０ａはグラファイト繊維、１０ｂはメ
ッキ金属層、５はＡｕＰＨＳ、１１はＡｕ−Ｓｎ合金メ
ッキ層である。
【００２２】図３は、半導体チップの第１の面側のＦＥ
Ｔ８などの素子発熱部及びバイアホール部２に位置合わ
せされた前記チップの第１の面側とは反対側の第２の面
側の部分に、厚さが約４０μｍのＡｕＰＨＳ５を形成
し、その他の前記基板の第２の面側の部分には約４０μ
ｍのＡｕ−グラファイト複合メッキ層１０を配したもの
である。常温における線膨張係数はそれぞれＧａＡｓが
６、Ａｕが１４．２、グラファイトが３．１（〔×１０
-6℃-1〕以下単位は省略して示す）であるから、メッキ
金属１０ｂをＡｕとし、前記分散メッキ層１０中のグラ
ファイト繊維１０ａとＡｕが、それぞれ約７：３の組成
比となるようにすれば基板材１に対する応力の符号が互
いに相殺され、チップ反りを低減できる。
Ｔ８などの素子発熱部及びバイアホール部２に位置合わ
せされた前記チップの第１の面側とは反対側の第２の面
側の部分に、厚さが約４０μｍのＡｕＰＨＳ５を形成
し、その他の前記基板の第２の面側の部分には約４０μ
ｍのＡｕ−グラファイト複合メッキ層１０を配したもの
である。常温における線膨張係数はそれぞれＧａＡｓが
６、Ａｕが１４．２、グラファイトが３．１（〔×１０
-6℃-1〕以下単位は省略して示す）であるから、メッキ
金属１０ｂをＡｕとし、前記分散メッキ層１０中のグラ
ファイト繊維１０ａとＡｕが、それぞれ約７：３の組成
比となるようにすれば基板材１に対する応力の符号が互
いに相殺され、チップ反りを低減できる。
【００２３】前記グラファイト複合メッキ１０におい
て、メッキ金属層１０ｂをＮｉ（線膨張係数１３．４）
とし、グラファイト繊維１０ａとメッキ金属１０ｂとの
組成比を約１３：７としても同様な効果がある。ただし
この場合、マイクロストリップ線路の導体損失をできる
だけ少なくするため、該分散メッキ１０の下層に電気伝
導のよい約１〜２μｍ厚の第１Ａｕメッキ層４を配した
構造をとる必要がある。
て、メッキ金属層１０ｂをＮｉ（線膨張係数１３．４）
とし、グラファイト繊維１０ａとメッキ金属１０ｂとの
組成比を約１３：７としても同様な効果がある。ただし
この場合、マイクロストリップ線路の導体損失をできる
だけ少なくするため、該分散メッキ１０の下層に電気伝
導のよい約１〜２μｍ厚の第１Ａｕメッキ層４を配した
構造をとる必要がある。
【００２４】図４の構造は上記第２の実施例の構造のＡ
ｕＰＨＳ５とグラファイト複合メッキ層１０の上層にＡ
ｕ−Ｓｎ複合メッキ層１１を配したものである。
ｕＰＨＳ５とグラファイト複合メッキ層１０の上層にＡ
ｕ−Ｓｎ複合メッキ層１１を配したものである。
【００２５】次に形成プロセスフローについて説明す
る。図５(a) はＦＥＴなどの素子部８、バイアホール２
などを形成したＧａＡｓ基板１の第２の面を研磨し、約
３０μｍとした後、第１Ａｕメッキ層４を形成した状態
である。このあと前記第１Ａｕメッキ層４を給電層と
し、フォトレジストをマスクとした選択電解メッキによ
り、厚さ約４０μｍのＡｕＰＨＳを形成する（（図５
(b)）。この状態であらかじめ表面を無電解Ｎｉメッキ
などでコーティングした太さ約６〜８μｍのグラファイ
ト線を編んだ繊維１０ａを該ＰＨＳを避ける形で前記基
板１の第２の面と水の表面張力で貼りあわせ、位置がず
れないように物理的に固定しておく（図５(c)）。しか
る後にＡｕ，Ｃｕ，Ｎｉなどの電解メッキを行い、両者
を密着させる。このときメッキ液は該グラファイト繊維
の間に染み込むが、メッキ反応が拡散律速のためメッキ
方法としてはパルスメッキが望ましい。このようにして
Ａｕ−グラファイト複合メッキ層１０を得る（図５(d)
）。該複合メッキ層１０を平坦化した状態（図５(e)
）でチップ分離を行うと、図３の構造が得られる。
る。図５(a) はＦＥＴなどの素子部８、バイアホール２
などを形成したＧａＡｓ基板１の第２の面を研磨し、約
３０μｍとした後、第１Ａｕメッキ層４を形成した状態
である。このあと前記第１Ａｕメッキ層４を給電層と
し、フォトレジストをマスクとした選択電解メッキによ
り、厚さ約４０μｍのＡｕＰＨＳを形成する（（図５
(b)）。この状態であらかじめ表面を無電解Ｎｉメッキ
などでコーティングした太さ約６〜８μｍのグラファイ
ト線を編んだ繊維１０ａを該ＰＨＳを避ける形で前記基
板１の第２の面と水の表面張力で貼りあわせ、位置がず
れないように物理的に固定しておく（図５(c)）。しか
る後にＡｕ，Ｃｕ，Ｎｉなどの電解メッキを行い、両者
を密着させる。このときメッキ液は該グラファイト繊維
の間に染み込むが、メッキ反応が拡散律速のためメッキ
方法としてはパルスメッキが望ましい。このようにして
Ａｕ−グラファイト複合メッキ層１０を得る（図５(d)
）。該複合メッキ層１０を平坦化した状態（図５(e)
）でチップ分離を行うと、図３の構造が得られる。
【００２６】また図５(e) の状態の後Ａｕ−Ｓｎ合金メ
ッキ層１１を形成した状態（図５(f) ）でチップ分離を
行うと、図４の構造が得られる。該Ａｕ−Ｓｎ合金メッ
キ層１１はＡｕ：Ｓｎ＝８：２の組成比となるようにメ
ッキ電流密度を調整して形成する。
ッキ層１１を形成した状態（図５(f) ）でチップ分離を
行うと、図４の構造が得られる。該Ａｕ−Ｓｎ合金メッ
キ層１１はＡｕ：Ｓｎ＝８：２の組成比となるようにメ
ッキ電流密度を調整して形成する。
【００２７】上記のように構成した半導体装置において
は、ＦＥＴなどの素子発熱部に位置合わせされた前記基
板の第１の面側とは反対側の第２の面側の部分にＡｕＰ
ＨＳを形成し、その他の前記基板の第２の面の部分には
基板材に熱膨張係数を合わせたグラファイト繊維複合メ
ッキを配したので実装時のチップ反りが低減される。
は、ＦＥＴなどの素子発熱部に位置合わせされた前記基
板の第１の面側とは反対側の第２の面側の部分にＡｕＰ
ＨＳを形成し、その他の前記基板の第２の面の部分には
基板材に熱膨張係数を合わせたグラファイト繊維複合メ
ッキを配したので実装時のチップ反りが低減される。
【００２８】またＡｕ−Ｓｎ合金ハンダを電解メッキで
形成することによって実装時にハンダ量を制御しなくて
もフラットな状態でチップをチップキャリアに張りつけ
ることができる。
形成することによって実装時にハンダ量を制御しなくて
もフラットな状態でチップをチップキャリアに張りつけ
ることができる。
【００２９】なお本実施例ではＰＨＳとしてＡｕメッキ
を用いたが、Ｃｕなどの熱伝導の良好な他の金属材料あ
るいは合金を用いてもよい。また半導体基板としてＧａ
Ａｓ基板を用いたが、Ｓｉ基板，ＩｎＰ基板，Ｓｉ基板
上にＧａＡｓ層をエピタキシャル成長したものなどの半
導体基板やセラミック基板を用いてもよい。さらにグラ
ファイト繊維を用いたが、線膨張係数が３×１０-6程度
の材料からなる繊維であればこれを用いてもよい。
を用いたが、Ｃｕなどの熱伝導の良好な他の金属材料あ
るいは合金を用いてもよい。また半導体基板としてＧａ
Ａｓ基板を用いたが、Ｓｉ基板，ＩｎＰ基板，Ｓｉ基板
上にＧａＡｓ層をエピタキシャル成長したものなどの半
導体基板やセラミック基板を用いてもよい。さらにグラ
ファイト繊維を用いたが、線膨張係数が３×１０-6程度
の材料からなる繊維であればこれを用いてもよい。
【００３０】
【発明の効果】以上のように本発明によれば、ＦＥＴな
どの素子発熱部に位置合わせされた基板の第１の面側と
は反対側の第２の面側の部分に、メッキにより良熱伝導
性材料からなる層を形成し、その他の基板の第２の面の
部分にはハニカム状の良熱伝導性材料からなる層を配し
たので、前記ハニカム状の層を構成する微粒子の空隙部
が、チップのダイボンディング時に基板材と良熱伝導性
材料層との熱膨張係数の違いによって生じる基板材に対
する良熱伝導性材料層の応力を緩和し、これにより、素
子発熱部からの放熱効果を損なうことなしにチップ反り
が低減でき、チップサイズの大型化が図れるという効果
がある。
どの素子発熱部に位置合わせされた基板の第１の面側と
は反対側の第２の面側の部分に、メッキにより良熱伝導
性材料からなる層を形成し、その他の基板の第２の面の
部分にはハニカム状の良熱伝導性材料からなる層を配し
たので、前記ハニカム状の層を構成する微粒子の空隙部
が、チップのダイボンディング時に基板材と良熱伝導性
材料層との熱膨張係数の違いによって生じる基板材に対
する良熱伝導性材料層の応力を緩和し、これにより、素
子発熱部からの放熱効果を損なうことなしにチップ反り
が低減でき、チップサイズの大型化が図れるという効果
がある。
【００３１】また、この発明によれば、ＦＥＴなどの素
子発熱部に位置合わせされた前記基板の第１の面側とは
反対側の第２の面側の部分に、メッキにより良熱伝導性
材料からなる層を形成し、その他の前記基板の第２の面
の部分には、基板材に熱膨張係数を合わせたグラファイ
ト繊維複合メッキにより形成した、第２の層を配したの
で、素子発熱部からの放熱効果を損なうことなしにチッ
プ反りを低減でき、チップの大型化をはかれるという効
果がある。
子発熱部に位置合わせされた前記基板の第１の面側とは
反対側の第２の面側の部分に、メッキにより良熱伝導性
材料からなる層を形成し、その他の前記基板の第２の面
の部分には、基板材に熱膨張係数を合わせたグラファイ
ト繊維複合メッキにより形成した、第２の層を配したの
で、素子発熱部からの放熱効果を損なうことなしにチッ
プ反りを低減でき、チップの大型化をはかれるという効
果がある。
【００３２】またＡｕ−Ｓｎ合金ハンダを電解メッキで
形成することによって実装時にハンダ量を制御しなくて
もフラットな状態でチップをキャリアに張りつけること
ができ、チップ反りが低減できるという効果がある。
形成することによって実装時にハンダ量を制御しなくて
もフラットな状態でチップをキャリアに張りつけること
ができ、チップ反りが低減できるという効果がある。
【図１】本発明の第１の実施例による高周波高出力半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図２】本発明の第１の実施例による高周波高出力半導
体装置の製造方法を示す断面図である。
体装置の製造方法を示す断面図である。
【図３】本発明の第２の実施例による高周波高出力半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図４】本発明の第２の実施例による高周波高出力半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図５】本発明の第２の実施例による高周波高出力半導
体装置の製造方法を示す断面図である。
体装置の製造方法を示す断面図である。
【図６】従来の高周波高出力半導体装置を示す断面図で
ある。
ある。
【図７】従来の高周波高出力半導体装置の製造方法を示
す断面図である。
す断面図である。
【図８】従来の高周波高出力半導体チップの反り量とチ
ップ長辺長との関係を示す図である。
ップ長辺長との関係を示す図である。
１ ＧａＡｓ基板
２ バイアホール
４ 第１Ａｕメッキ層
５ ＡｕＰＨＳ
８ ＦＥＴなどの素子部
１０ Ａｕ−グラファイト繊維複合メッキ層
１０ａ グラファイト繊維
１０ｂ 複合メッキ中のメッキ金属
１１ Ａｕ−Ｓｎ合金ハンダメッキ層
δ チップの反り量
ｌ チップ長辺長
Claims (5)
- 【請求項１】 基板上の第１の面側に素子が形成され、
該第１の面側とは反対の第２の面側に放熱手段を備えた
半導体装置において、 前記放熱手段は、 前記基板の第２の面上の前記素子の発熱部に位置合わせ
された領域に、メッキにより形成した、良熱伝導性材料
からなる第１の層と、 前記基板の第２の面上の前記第１の層形成領域以外の部
分に、良熱伝導性材料からなる球状の微粒子を該微粒子
間に空隙が生じるように積層して形成した、ハニカム状
の第２の層とからなることを特徴とする半導体装置。 - 【請求項２】 基板上の第１の面側に素子を有し、該第
１の面側とは反対の第２の面側に放熱手段を有する半導
体装置を製造する方法において、 半導体基板の第１の面側に素子を形成する工程と、 前記基板の第２の面の全面に電解メッキ形成用の給電層
を形成する工程と、 前記第２の面上の前記素子の発熱部に位置合わせされた
領域のみに、電解メッキにより良熱伝導性の材質からな
る第１の層を形成する工程と、 前記基板の第２の面の前記第１の層形成領域以外の領域
に良熱伝導性の材質からなる球状の微粒子を堆積させ、
低電流密度の電解により上記基板面と上記微粒子あるい
は上記微粒子同士を密着させ、ハニカム状の第２の層を
形成する工程と、 該基板の第２の面上に形成された前記第１の層上および
ハニカム状の第２の層上に、第１の層及び第２の層を補
強するための良熱伝導性材料からなる第３の層を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 基板上の第１の面側に素子が形成され、
該第１の面側とは反対の第２の面側に放熱手段を備えた
半導体装置において、 前記放熱手段は、 前記基板の第２の面上の前記素子の発熱部に位置合わせ
された領域に、メッキにより形成した、良熱伝導性材料
からなる第１の層と、 前記基板の第２の面上の前記第１の層形成領域以外の部
分に、基板材料と線膨張係数をあわせたグラファイト繊
維複合メッキにより形成した、第２の層とからなること
を特徴とする半導体装置。 - 【請求項４】 上記複合メッキ膜の上層にＡｕ−Ｓｎ合
金メッキ膜をその組成比が８：２の共晶合金となるよう
に電解メッキ法により形成したことを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 基板上の第１の面側に素子を有し、該第
１の面側とは反対の第２の面側に放熱手段を有する半導
体装置を製造する方法において、 半導体基板の第１の面側に素子を形成する工程と、 前記基板の第２の面の全面に電解メッキ形成用の給電層
を形成する工程と、 前記第２の面上の前記素子の発熱部に位置合わせされた
領域のみに、電解メッキにより良熱伝導性の材質からな
る第１の層を形成する工程と、 前記基板の第２の面の前記第１の層形成領域以外の領域
に金属コートされたグラファイト繊維を圧着した状態で
電解メッキを行い、前記グラファイト繊維の隙間を埋め
ながら両者を密着する工程と、 該基板の第２の面を研磨して平坦化する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334358A JP2608658B2 (ja) | 1990-11-27 | 1991-11-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33295090 | 1990-11-27 | ||
| JP2-332950 | 1990-11-27 | ||
| JP3334358A JP2608658B2 (ja) | 1990-11-27 | 1991-11-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536874A true JPH0536874A (ja) | 1993-02-12 |
| JP2608658B2 JP2608658B2 (ja) | 1997-05-07 |
Family
ID=26574353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334358A Expired - Lifetime JP2608658B2 (ja) | 1990-11-27 | 1991-11-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608658B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606522A3 (en) * | 1993-01-12 | 1996-04-10 | Mitsubishi Electric Corp | Semiconductor arrangement Manufacturing method and method for assembling the semiconductor arrangement. |
| US5786634A (en) * | 1996-09-02 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| JP2019050160A (ja) * | 2017-09-12 | 2019-03-28 | 学校法人 名城大学 | 導電体、及び導電体の製造方法 |
-
1991
- 1991-11-22 JP JP3334358A patent/JP2608658B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606522A3 (en) * | 1993-01-12 | 1996-04-10 | Mitsubishi Electric Corp | Semiconductor arrangement Manufacturing method and method for assembling the semiconductor arrangement. |
| US5770468A (en) * | 1993-01-12 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Process for mounting a semiconductor chip to a chip carrier by exposing a solder layer to a reducing atmosphere |
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US5998238A (en) * | 1994-10-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| US5786634A (en) * | 1996-09-02 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2019050160A (ja) * | 2017-09-12 | 2019-03-28 | 学校法人 名城大学 | 導電体、及び導電体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608658B2 (ja) | 1997-05-07 |
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