JPH0537262A - バツフアアンプ - Google Patents
バツフアアンプInfo
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- JPH0537262A JPH0537262A JP3191964A JP19196491A JPH0537262A JP H0537262 A JPH0537262 A JP H0537262A JP 3191964 A JP3191964 A JP 3191964A JP 19196491 A JP19196491 A JP 19196491A JP H0537262 A JPH0537262 A JP H0537262A
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- JP
- Japan
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- transistor
- base
- collector
- voltage
- buffer amplifier
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 5
- 230000003503 early effect Effects 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 入力側トランジスタにおけるアーリー効果を
防止し低歪率バッファアンプを得る。 【構成】 ベースに加わる信号による第１トランジスタ
１のエミッタ電位の変化をトランジスタ８により検出
し、ダイオード９により電圧シフトさせてトランジスタ
１０のベースに加える。トランジスタ１０のエミッタ電
位はベース電位と連動して変化し、第１トランジスタ１
のコレクタ電位が第１トランジスタ１のベース電位に連
動して変化する。第１トランジスタ１のコレクタ・ベー
ス間電圧が一定に維持され、第１トランジスタ１におけ
るアーリー効果の発生が防止される。歪率の低いバッフ
ァアンプとなる。
防止し低歪率バッファアンプを得る。 【構成】 ベースに加わる信号による第１トランジスタ
１のエミッタ電位の変化をトランジスタ８により検出
し、ダイオード９により電圧シフトさせてトランジスタ
１０のベースに加える。トランジスタ１０のエミッタ電
位はベース電位と連動して変化し、第１トランジスタ１
のコレクタ電位が第１トランジスタ１のベース電位に連
動して変化する。第１トランジスタ１のコレクタ・ベー
ス間電圧が一定に維持され、第１トランジスタ１におけ
るアーリー効果の発生が防止される。歪率の低いバッフ
ァアンプとなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＤプレーヤ、ＬＤプ
レーヤ等の機器に用いられるバッファアンプに関する。
レーヤ等の機器に用いられるバッファアンプに関する。
【０００２】
【従来の技術】従来から、図３に示されるような構成を
有するバートンアンプ式のバッファアンプが知られてい
る。この図に示されるバッファアンプは、第１トランジ
スタ１、第２トランジスタ２、カレントミラー回路３、
電流源４及び５、トランジスタ６から構成されている。
有するバートンアンプ式のバッファアンプが知られてい
る。この図に示されるバッファアンプは、第１トランジ
スタ１、第２トランジスタ２、カレントミラー回路３、
電流源４及び５、トランジスタ６から構成されている。
【０００３】図３において、第１トランジスタ１のベー
スに信号源７から入力信号が印加されると、該入力信号
は第１及び第２トランジスタ１及び２で差動増幅され
る。しかして、第１トランジスタ１のコレクタ電流は、
カレントミラー回路３で反転され第２トランジスタ２の
コレクタに供給されるので、両電流の差電流が出力トラ
ンジスタ６のベースに供給され、出力端子に出力信号が
発生する。
スに信号源７から入力信号が印加されると、該入力信号
は第１及び第２トランジスタ１及び２で差動増幅され
る。しかして、第１トランジスタ１のコレクタ電流は、
カレントミラー回路３で反転され第２トランジスタ２の
コレクタに供給されるので、両電流の差電流が出力トラ
ンジスタ６のベースに供給され、出力端子に出力信号が
発生する。
【０００４】
【発明が解決しようとする課題】しかし、このような回
路では、第１トランジスタ１においてアーリー効果が生
じる。アーリー効果とは、コレクタ・ベース間電圧Ｖｃ
ｂの変化に応じてコレクタ電流Ｉｃが変化する現象であ
る。図３の回路では、信号の入力と共に第１トランジス
タ１のコレクタ・ベース間電圧Ｖｃｂが変化し、したが
ってアーリー効果が生じる。このため、第２トランジス
タ２からの出力に歪みが発生し、低歪率が要求される回
路、例えばＣＤプレーヤ、ＬＤプレーヤ等のアナログ回
路に用いられるバッファアンプとしては不適当であっ
た。
路では、第１トランジスタ１においてアーリー効果が生
じる。アーリー効果とは、コレクタ・ベース間電圧Ｖｃ
ｂの変化に応じてコレクタ電流Ｉｃが変化する現象であ
る。図３の回路では、信号の入力と共に第１トランジス
タ１のコレクタ・ベース間電圧Ｖｃｂが変化し、したが
ってアーリー効果が生じる。このため、第２トランジス
タ２からの出力に歪みが発生し、低歪率が要求される回
路、例えばＣＤプレーヤ、ＬＤプレーヤ等のアナログ回
路に用いられるバッファアンプとしては不適当であっ
た。
【０００５】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、アーリー効果の発
生を防止してより歪率の低いバッファアンプを提供する
ことを目的とする。
とを課題としてなされたものであり、アーリー効果の発
生を防止してより歪率の低いバッファアンプを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、差動接続された第１及び第２トラ
ンジスタと、該第１及び第２トランジスタのコレクタ電
流を供給するカレントミラー回路とを備えるバッファア
ンプにおいて、前記第１トランジスタのベース又はエミ
ッタ電圧を検出する電圧検出手段と、該電圧検出手段に
より検出された電圧に応じて、前記第１トランジスタの
コレクタ電圧を制御する制御手段とを備え、前記第１ト
ランジスタのベースに印加される入力信号のレベルにか
かわらず、前記第１トランジスタのベース・コレクタ間
電圧を所定値に固定することを特徴とする。
るために、本発明は、差動接続された第１及び第２トラ
ンジスタと、該第１及び第２トランジスタのコレクタ電
流を供給するカレントミラー回路とを備えるバッファア
ンプにおいて、前記第１トランジスタのベース又はエミ
ッタ電圧を検出する電圧検出手段と、該電圧検出手段に
より検出された電圧に応じて、前記第１トランジスタの
コレクタ電圧を制御する制御手段とを備え、前記第１ト
ランジスタのベースに印加される入力信号のレベルにか
かわらず、前記第１トランジスタのベース・コレクタ間
電圧を所定値に固定することを特徴とする。
【０００７】また、請求項２は、請求項１記載のバッフ
ァアンプにおいて、前記電流ミラー回路が、エミッタ及
びベースが互いに共通接続された第３及び第４トランジ
スタと、該第４トランジスタのベース・コレクタ間を短
絡する手段と、ベースが前記第３トランジスタのコレク
タに、エミッタが前記第４トランジスタのコレクタに接
続された第５トランジスタとによって構成されることを
特徴とする。
ァアンプにおいて、前記電流ミラー回路が、エミッタ及
びベースが互いに共通接続された第３及び第４トランジ
スタと、該第４トランジスタのベース・コレクタ間を短
絡する手段と、ベースが前記第３トランジスタのコレク
タに、エミッタが前記第４トランジスタのコレクタに接
続された第５トランジスタとによって構成されることを
特徴とする。
【０００８】また、請求項３は、請求項１記載のバッフ
ァアンプにおいて、前記第２トランジスタのベース・コ
レクタ間電圧を所定値に固定する出力トランジスタを備
えることを特徴とする。
ァアンプにおいて、前記第２トランジスタのベース・コ
レクタ間電圧を所定値に固定する出力トランジスタを備
えることを特徴とする。
【０００９】また、請求項４は、請求項１記載のバッフ
ァアンプにおいて、前記電圧検出手段が、ベースが前記
第１トランジスタのエミッタに接続された検出トランジ
スタによって構成され、前記制御手段は、コレクタ・エ
ミッタ路が前記第１トランジスタのコレクタ・エミッタ
路に直列接続され、ベースに前記検出トランジスタのエ
ミッタ電圧に応じた電圧が印加される制御トランジスタ
を含むことを特徴とする。
ァアンプにおいて、前記電圧検出手段が、ベースが前記
第１トランジスタのエミッタに接続された検出トランジ
スタによって構成され、前記制御手段は、コレクタ・エ
ミッタ路が前記第１トランジスタのコレクタ・エミッタ
路に直列接続され、ベースに前記検出トランジスタのエ
ミッタ電圧に応じた電圧が印加される制御トランジスタ
を含むことを特徴とする。
【００１０】
【作用】本発明においては、第１トランジスタにおいて
アーリー効果の発生原因であるコレクタ・ベース間電圧
の変化が生じた場合に、これが第１トランジスタのベー
ス又はエミッタの電圧変化として検出される。検出され
た電圧変化は、第１トランジスタのコレクタ電位の制御
に用いられる。この制御は、当該電位変化を補償し、第
１トランジスタのベース・コレクタ間電圧が所定値に固
定されるように、行われる。この結果、アーリー効果の
発生原因が除去され、歪率の劣化が防止される。
アーリー効果の発生原因であるコレクタ・ベース間電圧
の変化が生じた場合に、これが第１トランジスタのベー
ス又はエミッタの電圧変化として検出される。検出され
た電圧変化は、第１トランジスタのコレクタ電位の制御
に用いられる。この制御は、当該電位変化を補償し、第
１トランジスタのベース・コレクタ間電圧が所定値に固
定されるように、行われる。この結果、アーリー効果の
発生原因が除去され、歪率の劣化が防止される。
【００１１】また、請求項２においては、電流ミラー回
路におけるアーリー効果の発生原因が除去され、歪率の
劣化が防止される。すなわち、第４トランジスタのベー
ス・コレクタ間が短絡されているため、第３トランジス
タのベース・コレクタ間電圧は第５トランジスタのベー
ス・エミッタ間電圧に固定される。
路におけるアーリー効果の発生原因が除去され、歪率の
劣化が防止される。すなわち、第４トランジスタのベー
ス・コレクタ間が短絡されているため、第３トランジス
タのベース・コレクタ間電圧は第５トランジスタのベー
ス・エミッタ間電圧に固定される。
【００１２】請求項３においては、第２トランジスタの
コレクタ・ベース間電圧が出力トランジスタによって固
定され、アーリー効果の発生原因が除去される。
コレクタ・ベース間電圧が出力トランジスタによって固
定され、アーリー効果の発生原因が除去される。
【００１３】そして、請求項４においては、請求項１に
係る作用がトランジスタによって実現される。すなわ
ち、第１トランジスタのエミッタ電圧の変化が生じると
検出トランジスタのベース電圧が変化し、エミッタ電圧
が変化する。この変化は、制御トランジスタのベース電
圧を変化させる。この結果、第１トランジスタのエミッ
タ電圧の変化に応じてコレクタ電圧が変化することとな
る。
係る作用がトランジスタによって実現される。すなわ
ち、第１トランジスタのエミッタ電圧の変化が生じると
検出トランジスタのベース電圧が変化し、エミッタ電圧
が変化する。この変化は、制御トランジスタのベース電
圧を変化させる。この結果、第１トランジスタのエミッ
タ電圧の変化に応じてコレクタ電圧が変化することとな
る。
【００１４】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図３に示される従来例と同様の
構成には同一の符号を付し説明を省略する。
【００１５】図１には、本発明の第一実施例に係るバッ
ファアンプの回路構成が示されている。この図に示され
る回路は、図３に示される回路にトランジスタ８、ダイ
オード９、トランジスタ１０、電流源１１、トランジス
タ１２が付加された構成である。トランジスタ８のコレ
クタは接地され、ベース及びエミッタはそれぞれ第１ト
ランジスタ１のエミッタ及びダイオード９のカソードに
接続されている。ダイオード９のアノードは、トランジ
スタ１０のベースに接続されている。トランジスタ１０
のコレクタ・エミッタ路は、カレントミラー回路３と第
１トランジスタ１のコレクタとの間に接続されている。
なお、電流源１１は、ダイオード９を介してトランジス
タ８に電流を供給する。
ファアンプの回路構成が示されている。この図に示され
る回路は、図３に示される回路にトランジスタ８、ダイ
オード９、トランジスタ１０、電流源１１、トランジス
タ１２が付加された構成である。トランジスタ８のコレ
クタは接地され、ベース及びエミッタはそれぞれ第１ト
ランジスタ１のエミッタ及びダイオード９のカソードに
接続されている。ダイオード９のアノードは、トランジ
スタ１０のベースに接続されている。トランジスタ１０
のコレクタ・エミッタ路は、カレントミラー回路３と第
１トランジスタ１のコレクタとの間に接続されている。
なお、電流源１１は、ダイオード９を介してトランジス
タ８に電流を供給する。
【００１６】また、トランジスタ１２は、カレントミラ
ー回路３とトランジスタ６との間に設けられ、ベースが
トランジスタ１０のコレクタに接続されている。また、
この図の回路では、図３の回路と異なりカレントミラー
回路３を構成する２個のトランジスタ３ａ，３ｂのうち
トランジスタ３ｂのベース・コレクタ間が短絡されてい
る。
ー回路３とトランジスタ６との間に設けられ、ベースが
トランジスタ１０のコレクタに接続されている。また、
この図の回路では、図３の回路と異なりカレントミラー
回路３を構成する２個のトランジスタ３ａ，３ｂのうち
トランジスタ３ｂのベース・コレクタ間が短絡されてい
る。
【００１７】この実施例では、信号源７からの信号によ
って第１トランジスタ１のベース電位が変化すると、こ
の変化が、第１トランジスタ１のエミッタ電位の変化と
してトランジスタ８により検出され、ダイオード９によ
り電圧シフトされ、トランジスタ１０により第１トラン
ジスタ１のコレクタ電位が変化する。すなわち、第１ト
ランジスタ１のベース電位の変化に追従するよう、第１
トランジスタ１のコレクタ電位が変化する。
って第１トランジスタ１のベース電位が変化すると、こ
の変化が、第１トランジスタ１のエミッタ電位の変化と
してトランジスタ８により検出され、ダイオード９によ
り電圧シフトされ、トランジスタ１０により第１トラン
ジスタ１のコレクタ電位が変化する。すなわち、第１ト
ランジスタ１のベース電位の変化に追従するよう、第１
トランジスタ１のコレクタ電位が変化する。
【００１８】この動作は、次のような原理に基づくもの
である。いま、信号源７からの信号電圧をｖｉｎ、第１
トランジスタ１のベース・エミッタ間電圧をＶｂｅ１、
トランジスタ８のベース・エミッタ間電圧をＶｂｅ２、
ダイオード９の電圧をＶＤ１、トランジスタ１０のベー
ス・エミッタ間電圧をＶｂｅ３とすると、第１トランジ
スタ１のコレクタ電位は、 ｖｉｎ−Ｖｂｅ１＋Ｖｂｅ２＋ＶＤ１−Ｖｂｅ３ となり、第１トランジスタ１のコレクタ・ベース間電圧
は、 （コレクタ電位）−ｖｉｎ ＝−Ｖｂｅ１＋Ｖｂｅ２＋ＶＤ１−Ｖｂｅ３ となる。さらに、Ｖｂｅ１＝Ｖｂｅ２＝Ｖｂｅ３＝ＶＤ
１ならば、 ＝０ となる。すなわち、信号電圧ｖｉｎによる第１トランジ
スタ１のコレクタベース間電圧は０となる。
である。いま、信号源７からの信号電圧をｖｉｎ、第１
トランジスタ１のベース・エミッタ間電圧をＶｂｅ１、
トランジスタ８のベース・エミッタ間電圧をＶｂｅ２、
ダイオード９の電圧をＶＤ１、トランジスタ１０のベー
ス・エミッタ間電圧をＶｂｅ３とすると、第１トランジ
スタ１のコレクタ電位は、 ｖｉｎ−Ｖｂｅ１＋Ｖｂｅ２＋ＶＤ１−Ｖｂｅ３ となり、第１トランジスタ１のコレクタ・ベース間電圧
は、 （コレクタ電位）−ｖｉｎ ＝−Ｖｂｅ１＋Ｖｂｅ２＋ＶＤ１−Ｖｂｅ３ となる。さらに、Ｖｂｅ１＝Ｖｂｅ２＝Ｖｂｅ３＝ＶＤ
１ならば、 ＝０ となる。すなわち、信号電圧ｖｉｎによる第１トランジ
スタ１のコレクタベース間電圧は０となる。
【００１９】この結果、第１トランジスタ１におけるア
ーリー効果発生が防止される。したがって、歪率の劣化
が防止され、より歪の少ない出力を後段の回路に供給す
ることができる。なお、電圧シフト用のダイオード８
は、複数個の直列接続されたダイオードにより置換可能
である。例えば、２個のダイオードを直列接続した場
合、第１トランジスタ１のコレクタ電圧はＶＤ（＝Ｖｂ
ｅ）となる。
ーリー効果発生が防止される。したがって、歪率の劣化
が防止され、より歪の少ない出力を後段の回路に供給す
ることができる。なお、電圧シフト用のダイオード８
は、複数個の直列接続されたダイオードにより置換可能
である。例えば、２個のダイオードを直列接続した場
合、第１トランジスタ１のコレクタ電圧はＶＤ（＝Ｖｂ
ｅ）となる。
【００２０】また、この実施例では、他のトランジスタ
に関してもアーリー効果の発生が防止される構成が採用
されている。まず、第２トランジスタ２に着目すると、
このトランジスタ２のコレクタ・ベース間電圧はトラン
ジスタ６のベース・エミッタ間電圧によって固定されて
いる。すなわち、第２トランジスタ２のベース電位が変
化しコレクタ・ベース間電圧が変化しようとすると、こ
のベース電位の変化に応じてトランジスタ６のベース電
位も変化する。この結果、第２トランジスタ２に関して
もアーリー効果発生が防止される。
に関してもアーリー効果の発生が防止される構成が採用
されている。まず、第２トランジスタ２に着目すると、
このトランジスタ２のコレクタ・ベース間電圧はトラン
ジスタ６のベース・エミッタ間電圧によって固定されて
いる。すなわち、第２トランジスタ２のベース電位が変
化しコレクタ・ベース間電圧が変化しようとすると、こ
のベース電位の変化に応じてトランジスタ６のベース電
位も変化する。この結果、第２トランジスタ２に関して
もアーリー効果発生が防止される。
【００２１】また、カレントミラー回路３に関しても、
アーリー効果の発生が防止される構成が採用されてい
る。すなわち、トランジスタ１２を設け、該トランジス
タ１２のベースをトランジスタ３ａのコレクタに、エミ
ッタをトランジスタ３ｂのコレクタに接続するととも
に、トランジスタ３ｂのベース・コレクタ間を短絡して
いるので、トランジスタ３ａのベース・コレクタ間電圧
は、トランジスタ１２のベース・エミッタ間電圧Ｖｂｅ
に固定され、アーリー効果を生じない。
アーリー効果の発生が防止される構成が採用されてい
る。すなわち、トランジスタ１２を設け、該トランジス
タ１２のベースをトランジスタ３ａのコレクタに、エミ
ッタをトランジスタ３ｂのコレクタに接続するととも
に、トランジスタ３ｂのベース・コレクタ間を短絡して
いるので、トランジスタ３ａのベース・コレクタ間電圧
は、トランジスタ１２のベース・エミッタ間電圧Ｖｂｅ
に固定され、アーリー効果を生じない。
【００２２】このようにして、第１実施例においては、
従来例の歪率０．００７％に比べ極めて良好な０．００
１５％〜０．００２％の歪率が実現される。
従来例の歪率０．００７％に比べ極めて良好な０．００
１５％〜０．００２％の歪率が実現される。
【００２３】図２には、本発明の第２実施例に係るバッ
ファアンプの構成が示されている。この図に示される回
路では、第１トランジスタ１の電位検出用トランジスタ
８が図１に示される回路と異なる接続となっている。す
なわち、第１トランジスタ１のベースとトランジスタ８
のベースとが接続されており、トランジスタ８のエミッ
タがトランジスタ１０のベースに接続されている。ま
た、電圧シフト用のダイオード９は設けられていない。
ファアンプの構成が示されている。この図に示される回
路では、第１トランジスタ１の電位検出用トランジスタ
８が図１に示される回路と異なる接続となっている。す
なわち、第１トランジスタ１のベースとトランジスタ８
のベースとが接続されており、トランジスタ８のエミッ
タがトランジスタ１０のベースに接続されている。ま
た、電圧シフト用のダイオード９は設けられていない。
【００２４】この実施例では、第１トランジスタ１のベ
ース電位変化がただちにトランジスタ８のベースにも加
わり、これに応じてトランジスタ８のコレクタ電位が変
化し、トランジスタ１０を介して第１トランジスタ１の
コレクタ電位が変化する。この実施例でも、第１トラン
ジスタ１のコレクタベース間電圧が一定に保たれ、アー
リー効果の発生が防止される。
ース電位変化がただちにトランジスタ８のベースにも加
わり、これに応じてトランジスタ８のコレクタ電位が変
化し、トランジスタ１０を介して第１トランジスタ１の
コレクタ電位が変化する。この実施例でも、第１トラン
ジスタ１のコレクタベース間電圧が一定に保たれ、アー
リー効果の発生が防止される。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
入力側トランジスタのコレクタベース間電圧が一定値に
固定されるため、アーリー効果が生ずることがなく、歪
率が低いバッファアンプが得られる。
入力側トランジスタのコレクタベース間電圧が一定値に
固定されるため、アーリー効果が生ずることがなく、歪
率が低いバッファアンプが得られる。
【００２６】また、請求項２によれば、電流ミラー回路
におけるアーリー効果の発生が防止され、より低歪率の
バッファアンプが得られる。
におけるアーリー効果の発生が防止され、より低歪率の
バッファアンプが得られる。
【００２７】さらに、請求項３によれば、第２トランジ
スタにおけるアーリー効果の発生が防止される。
スタにおけるアーリー効果の発生が防止される。
【００２８】そして、請求項４によれば、かかる効果を
トランジスタの付加によって実現できる。
トランジスタの付加によって実現できる。
【図１】本発明の第１実施例に係るバッファアンプの構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第２実施例に係るバッファアンプの構
成を示す回路図である。
成を示す回路図である。
【図３】一従来例に係るバッファアンプの構成を示す回
路図である。
路図である。
１ 第１トランジスタ
２ 第２トランジスタ
３ カレントミラー回路
８ トランジスタ
９ ダイオード
１０ トランジスタ
Claims (4)
- 【請求項１】 差動接続された第１及び第２トランジス
タと、該第１及び第２トランジスタのコレクタ電流を供
給するカレントミラー回路とを備えるバッファアンプに
おいて、 前記第１トランジスタのベース又はエミッタ電圧を検出
する電圧検出手段と、該電圧検出手段により検出された
電圧に応じて、前記第１トランジスタのコレクタ電圧を
制御する制御手段とを備え、 前記第１トランジスタのベースに印加される入力信号の
レベルにかかわらず、前記第１トランジスタのベース・
コレクタ間電圧を所定値に固定することを特徴とするバ
ッファアンプ。 - 【請求項２】 前記電流ミラー回路は、エミッタ及びベ
ースが互いに共通接続された第３及び第４トランジスタ
と、該第４トランジスタのベース・コレクタ間を短絡す
る手段と、ベースが前記第３トランジスタのコレクタ
に、エミッタが前記第４トランジスタのコレクタに接続
された第５トランジスタとによって構成されることを特
徴とする請求項１記載のバッファアンプ。 - 【請求項３】 前記第２トランジスタのベース・コレク
タ間電圧を所定値に固定する出力トランジスタを備える
ことを特徴とする請求項１記載のバッファアンプ。 - 【請求項４】 前記電圧検出手段は、ベースが前記第１
トランジスタのエミッタに接続された検出トランジスタ
によって構成され、前記制御手段は、コレクタ・エミッ
タ路が前記第１トランジスタのコレクタ・エミッタ路に
直列接続され、ベースに前記検出トランジスタのエミッ
タ電圧に応じた電圧が印加される制御トランジスタを含
むことを特徴とする請求項１記載のバッファアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191964A JP2680753B2 (ja) | 1991-07-31 | 1991-07-31 | バッファアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191964A JP2680753B2 (ja) | 1991-07-31 | 1991-07-31 | バッファアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537262A true JPH0537262A (ja) | 1993-02-12 |
| JP2680753B2 JP2680753B2 (ja) | 1997-11-19 |
Family
ID=16283380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191964A Expired - Fee Related JP2680753B2 (ja) | 1991-07-31 | 1991-07-31 | バッファアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680753B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
| JP2003518858A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トラックアンドホールド増幅器用のダブル入力バッファ |
| JP2008516510A (ja) * | 2004-10-08 | 2008-05-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デュアルバイアス制御回路 |
| JP2011182240A (ja) * | 2010-03-02 | 2011-09-15 | New Japan Radio Co Ltd | 演算増幅器 |
-
1991
- 1991-07-31 JP JP3191964A patent/JP2680753B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518858A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トラックアンドホールド増幅器用のダブル入力バッファ |
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| Publication number | Publication date |
|---|---|
| JP2680753B2 (ja) | 1997-11-19 |
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