JPH0537312Y2 - - Google Patents
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- Publication number
- JPH0537312Y2 JPH0537312Y2 JP1987177324U JP17732487U JPH0537312Y2 JP H0537312 Y2 JPH0537312 Y2 JP H0537312Y2 JP 1987177324 U JP1987177324 U JP 1987177324U JP 17732487 U JP17732487 U JP 17732487U JP H0537312 Y2 JPH0537312 Y2 JP H0537312Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory access
- direct memory
- register
- access controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
Description
【考案の詳細な説明】
『産業上の利用分野』
本考案は、計算機システムに設置されるダイレ
クト・メモリ・アクセス制御装置に関するもので
あり、特にアクセス時の機能の向上を図るもので
ある。
クト・メモリ・アクセス制御装置に関するもので
あり、特にアクセス時の機能の向上を図るもので
ある。
『従来の技術』
計算機システム内に設置される、マイクロプロ
セツサを含むダイレクト・メモリ・アクセス制御
装置において、ダイレクト・メモリ・アクセス・
コントローラ（以下DMACと呼ぶ）は、メモリ
と入出力部またはメモリとメモリとの間で高速に
データ転送を行う機能を有するLSIである。
セツサを含むダイレクト・メモリ・アクセス制御
装置において、ダイレクト・メモリ・アクセス・
コントローラ（以下DMACと呼ぶ）は、メモリ
と入出力部またはメモリとメモリとの間で高速に
データ転送を行う機能を有するLSIである。
このDMACは、データ転送先のメモリ・アド
レスを出力する機能と、メモリ及び入出力部等の
制御信号線を制御する機能を有している。
レスを出力する機能と、メモリ及び入出力部等の
制御信号線を制御する機能を有している。
また、LSI化されたこのDMACはアドレス幅が
通常23ビツト（Ａ２３〜Ａ１）であり、このアド
レス幅を越えるような、例えばアドレス幅が31ビ
ツト（Ａ３１〜Ａ１）の計算機システムにこの
DMACを適用する場合には、第３図に示すよう
な装置を構成する。
通常23ビツト（Ａ２３〜Ａ１）であり、このアド
レス幅を越えるような、例えばアドレス幅が31ビ
ツト（Ａ３１〜Ａ１）の計算機システムにこの
DMACを適用する場合には、第３図に示すよう
な装置を構成する。
即ち、マイクロプロセツサμP１は31ビツト・
アドレス・バスAB，16ビツト・データ・バス
DBを有し、DMAC２を通じて例えばメモリ３と
入出力部４との間でデータ転送を制御する。
アドレス・バスAB，16ビツト・データ・バス
DBを有し、DMAC２を通じて例えばメモリ３と
入出力部４との間でデータ転送を制御する。
このとき、DMAC２はアドレス幅がMAR＜
７：１＞，MAR＜15：８＞，MAR＜23：16＞
の23ビツトしかサポートせず、これを補うために
８ビツト分の拡張用のメモリ・アドレス・レジス
タ５（拡張レジスタ５，MAR＜31：24＞）をア
ドレス・バスABに外付けする。
７：１＞，MAR＜15：８＞，MAR＜23：16＞
の23ビツトしかサポートせず、これを補うために
８ビツト分の拡張用のメモリ・アドレス・レジス
タ５（拡張レジスタ５，MAR＜31：24＞）をア
ドレス・バスABに外付けする。
このようなシステムでDMAが起動すると、マ
イクロプロセツサμP１から発生したダイレク
ト・メモリ・アクセス指定アドレス31ビツトに従
つて、DMAC２が23ビツト・アドレスを送出し、
拡張レジスタ５が８ビツト・アドレスを送出して
31ビツト・アドレスを構成し、DMA動作が行わ
れる。
イクロプロセツサμP１から発生したダイレク
ト・メモリ・アクセス指定アドレス31ビツトに従
つて、DMAC２が23ビツト・アドレスを送出し、
拡張レジスタ５が８ビツト・アドレスを送出して
31ビツト・アドレスを構成し、DMA動作が行わ
れる。
『考案が解決しようとする問題点』
以上のようなシステムにあつては、拡張レジス
タ５の内容は常に固定であり、DMA転送中は上
位８ビツトMAR＜31：24＞の内容を更新できな
いため、アドレスが24ビツト境界を越えるような
メモリ領域のDMA転送ができないという欠点が
あつた。
タ５の内容は常に固定であり、DMA転送中は上
位８ビツトMAR＜31：24＞の内容を更新できな
いため、アドレスが24ビツト境界を越えるような
メモリ領域のDMA転送ができないという欠点が
あつた。
即ち、DMA指定アドレスが、例えば＃
00FFFF00番地から＃010001FF番地までの時、
上位８ビツト・アドレスが拡張レジスタ５に
“00”と固定されるため、上位桁“00”から“01”
の更新が不可となり、このようなアドレスを指定
するDMA転送はできなかつた。
00FFFF00番地から＃010001FF番地までの時、
上位８ビツト・アドレスが拡張レジスタ５に
“00”と固定されるため、上位桁“00”から“01”
の更新が不可となり、このようなアドレスを指定
するDMA転送はできなかつた。
本考案は上記のような問題を解決するものであ
り、DMA指定アドレスの値にかかわらず常に
DMA転送を行えるダイレクト・メモリ・アクセ
ス制御装置を実現することを目的とする。
り、DMA指定アドレスの値にかかわらず常に
DMA転送を行えるダイレクト・メモリ・アクセ
ス制御装置を実現することを目的とする。
『問題を解決するための手段』
以上の問題を解決した本考案は、拡張用のレジ
スタの内容を変化させるようにしたものであり、
その具体的な構成は次の通りである。
スタの内容を変化させるようにしたものであり、
その具体的な構成は次の通りである。
即ち、マイクロプロセツサと、システムのアド
レス幅より小さいアドレス幅を有しデータ転送を
制御するダイレクト・メモリ・アクセス・コント
ローラとがアドレス・バス及びデータ・バスによ
り接続されてなるダイレクト・メモリ・アクセス
制御装置において、ダイレクト・メモリ・アクセ
ス転送中に前記ダイレクト・メモリ・アクセス・
コントローラのアドレス幅の上位側に付加される
上位アドレス・ビツトが設定される拡張レジスタ
と、ダイレクト・メモリ・アクセス転送中に送出
されているアドレスが前記ダイレクト・メモリ・
アクセス・コントローラが有するアドレス幅の境
界を越えていることを検出し前記ダイレクト・メ
モリ・アクセス・コントローラの内部アドレス・
カウンタをインクリメントする制御回路と、前記
制御回路にてアドレス幅が境界に達したことを検
出した信号により前記拡張レジスタ内の値を取り
込んで＋１インクリメントしその値を前記拡張レ
ジスタへ転送する演算器とを設けたことを特徴と
するダイレクト・メモリ・アクセス制御回路であ
る。
レス幅より小さいアドレス幅を有しデータ転送を
制御するダイレクト・メモリ・アクセス・コント
ローラとがアドレス・バス及びデータ・バスによ
り接続されてなるダイレクト・メモリ・アクセス
制御装置において、ダイレクト・メモリ・アクセ
ス転送中に前記ダイレクト・メモリ・アクセス・
コントローラのアドレス幅の上位側に付加される
上位アドレス・ビツトが設定される拡張レジスタ
と、ダイレクト・メモリ・アクセス転送中に送出
されているアドレスが前記ダイレクト・メモリ・
アクセス・コントローラが有するアドレス幅の境
界を越えていることを検出し前記ダイレクト・メ
モリ・アクセス・コントローラの内部アドレス・
カウンタをインクリメントする制御回路と、前記
制御回路にてアドレス幅が境界に達したことを検
出した信号により前記拡張レジスタ内の値を取り
込んで＋１インクリメントしその値を前記拡張レ
ジスタへ転送する演算器とを設けたことを特徴と
するダイレクト・メモリ・アクセス制御回路であ
る。
『作用』
本考案のダイレクト・メモリ・アクセス制御装
置は、DMA転送動作中、DMAアドレスが所定
のアドレス幅の境界を越した際、演算器が拡張レ
ジスタの内容を１インクリメントし、この拡張レ
ジスタ内の値とダイレクト・メモリ・アクセス・
コントローラのアドレス・ビツトを合成してアド
レスを送出し、DMAアクセスを行う。
置は、DMA転送動作中、DMAアドレスが所定
のアドレス幅の境界を越した際、演算器が拡張レ
ジスタの内容を１インクリメントし、この拡張レ
ジスタ内の値とダイレクト・メモリ・アクセス・
コントローラのアドレス・ビツトを合成してアド
レスを送出し、DMAアクセスを行う。
『実施例』
第１図は本考案を実施したダイレクト・メモ
リ・アクセス制御装置の構成を表わすブロツク図
である。
リ・アクセス制御装置の構成を表わすブロツク図
である。
この図において、１，２はそれぞれ第３図に示
した従来の装置と同一のマイクロプロセツサμP、
ダイレクト・メモリ・アクセス・コントローラ
DMACである。
した従来の装置と同一のマイクロプロセツサμP、
ダイレクト・メモリ・アクセス・コントローラ
DMACである。
そして、６はアドレス上位８ビツト（MAR＜
31：24＞）拡張用のレジスタ、７は拡張レジスタ
６の出力（Ａ３１〜Ａ２４）を取り込みこれに＋
１した値を出力するインクリメント用の演算器、
８はマイクロプロセツサμP１の指定により拡張
レジスタ６に初期値を設定する初期値バツフア、
９は拡張レジスタ６、演算器７、初期値バツフア
８の各回路を制御する制御回路である。
31：24＞）拡張用のレジスタ、７は拡張レジスタ
６の出力（Ａ３１〜Ａ２４）を取り込みこれに＋
１した値を出力するインクリメント用の演算器、
８はマイクロプロセツサμP１の指定により拡張
レジスタ６に初期値を設定する初期値バツフア、
９は拡張レジスタ６、演算器７、初期値バツフア
８の各回路を制御する制御回路である。
制御回路９は、マイクロプロセツサμP１から
拡張レジスタ６に初期値を設定する際に、初期値
バツフア８の出力をイネーブルとし、拡張レジス
タ６の書き込みクロツクCLKをアクテイブとす
る。また、DMA転送のメモリ・アドレスが24ビ
ツト境界を越えるのを検出すると、拡張レジスタ
６の内容の更新が必要となり、演算器７の出力を
イネーブルとし、拡張レジスタ６に書き込みクロ
ツクCLKを与える。
拡張レジスタ６に初期値を設定する際に、初期値
バツフア８の出力をイネーブルとし、拡張レジス
タ６の書き込みクロツクCLKをアクテイブとす
る。また、DMA転送のメモリ・アドレスが24ビ
ツト境界を越えるのを検出すると、拡張レジスタ
６の内容の更新が必要となり、演算器７の出力を
イネーブルとし、拡張レジスタ６に書き込みクロ
ツクCLKを与える。
以上のように構成された本考案のダイレクト・
メモリ・アクセス制御装置の動作を第２図のフロ
ーチヤートを用いて詳しく説明する。
メモリ・アクセス制御装置の動作を第２図のフロ
ーチヤートを用いて詳しく説明する。
はじめに、μP１はDMAC２にMAR＜23：１
＞（アドレス23ビツト）を含む、各種パラメータ
を設定する。同時にμP１は上位アドレス・ビツ
トMAR＜31：24＞（８ビツト）を初期値バツフ
ア８に設定する。更に、この初期値は制御回路９
の書き込みタイミングにより拡張レジスタ６に設
定される。
＞（アドレス23ビツト）を含む、各種パラメータ
を設定する。同時にμP１は上位アドレス・ビツ
トMAR＜31：24＞（８ビツト）を初期値バツフ
ア８に設定する。更に、この初期値は制御回路９
の書き込みタイミングにより拡張レジスタ６に設
定される。
そして、DMAC２は内部レジスタに設定され
るアドレスMAR＜23：１＞及び拡張レジスタ８
のアドレスMAR＜31：24＞によりDMAを起動
する。
るアドレスMAR＜23：１＞及び拡張レジスタ８
のアドレスMAR＜31：24＞によりDMAを起動
する。
DMA転送中は、１ワード転送毎にDMAC２か
らアドレスMAR＜23：１＞が送出され、拡張レ
ジスタ６から上位アドレスMAR＜31：24＞が送
出される。
らアドレスMAR＜23：１＞が送出され、拡張レ
ジスタ６から上位アドレスMAR＜31：24＞が送
出される。
DMA転送終了かどうかはDMAC２の内部カウ
ンタによりDMAC２自身が行つている。
ンタによりDMAC２自身が行つている。
制御回路９は、常に、送出されているアドレス
が24ビツト境界（Ａ２３〜Ａ１全てが１の状態）
であるかの判断をハード的に行つていて、24ビツ
ト境界であるときはDMAC２の内部アドレス・
カウンタ及び演算器７をインクリメントする。そ
して、次のタイミングで演算器７の出力は拡張レ
ジスタ６に与えられ、拡張レジスタ６の内容は＋
１インクリメントされる。この拡張レジスタ６の
送出アドレスとDMAC２からの送出アドレスに
より、24ビツト境界をまたがつてアドレスを送出
することができ、DMA転送を続行できる。
が24ビツト境界（Ａ２３〜Ａ１全てが１の状態）
であるかの判断をハード的に行つていて、24ビツ
ト境界であるときはDMAC２の内部アドレス・
カウンタ及び演算器７をインクリメントする。そ
して、次のタイミングで演算器７の出力は拡張レ
ジスタ６に与えられ、拡張レジスタ６の内容は＋
１インクリメントされる。この拡張レジスタ６の
送出アドレスとDMAC２からの送出アドレスに
より、24ビツト境界をまたがつてアドレスを送出
することができ、DMA転送を続行できる。
一方、送出されているアドレスが24ビツト境界
に達していない場合は、DMAC２は内部アドレ
ス・カウンタのみをインクリメントしDMA転送
を続ける。
に達していない場合は、DMAC２は内部アドレ
ス・カウンタのみをインクリメントしDMA転送
を続ける。
以上のように、本考案のダイレクト・メモリ・
アクセス制御装置はDMAC２から送出される23
ビツト・アドレスのみでなく、拡張レジスタ６の
内容を更新により、24ビツト境界を越えるアドレ
スについてもDMA動作を行うことができる。
アクセス制御装置はDMAC２から送出される23
ビツト・アドレスのみでなく、拡張レジスタ６の
内容を更新により、24ビツト境界を越えるアドレ
スについてもDMA動作を行うことができる。
『考案の効果』
本考案のダイレクト・メモリ・アクセス制御装
置は、DMA転送動作中、DMAアドレスが所定
のアドレス幅を越した際、演算器が拡張レジスタ
の内容を１インクリメントし、この拡張レジスタ
内の値とダイレクト・メモリ・アクセス・コント
ローラのアドレス・ビツトを合成してアドレスを
送出しDMAアクセスを行うので、DMA指定ア
ドレスの値を意識することなく、常にDMA転送
を円滑に実行することができる。
置は、DMA転送動作中、DMAアドレスが所定
のアドレス幅を越した際、演算器が拡張レジスタ
の内容を１インクリメントし、この拡張レジスタ
内の値とダイレクト・メモリ・アクセス・コント
ローラのアドレス・ビツトを合成してアドレスを
送出しDMAアクセスを行うので、DMA指定ア
ドレスの値を意識することなく、常にDMA転送
を円滑に実行することができる。
第１図は本考案を実施したダイレクト・メモ
リ・アクセス制御装置の構成を表わすブロツク
図、第２図は本考案装置の動作を示すフローチヤ
ート、第３図は従来のダイレクト・メモリ・アク
セス制御装置の構成を表わすブロツク図である。 １……マイクロプロセツサμP、２……ダイレ
クト・メモリ・アクセス・コントローラDMAC、
３……メモリ、４……入出力部、５，６……拡張
レジスタ、７……演算器、８……初期値バツフ
ア、９……制御回路。
リ・アクセス制御装置の構成を表わすブロツク
図、第２図は本考案装置の動作を示すフローチヤ
ート、第３図は従来のダイレクト・メモリ・アク
セス制御装置の構成を表わすブロツク図である。 １……マイクロプロセツサμP、２……ダイレ
クト・メモリ・アクセス・コントローラDMAC、
３……メモリ、４……入出力部、５，６……拡張
レジスタ、７……演算器、８……初期値バツフ
ア、９……制御回路。
Claims (1)
- マイクロプロセツサと、システムのアドレス幅
より小さいアドレス幅を有しデータ転送を制御す
るダイレクト・メモリ・アクセス・コントローラ
とがアドレス・バス及びデータ・バスにより接続
されてなるダイレクト・メモリ・アクセス制御装
置において、ダイレクト・メモリ・アクセス転送
中に前記ダイレクト・メモリ・アクセス・コント
ローラのアドレス幅の上位側に付加される上位ア
ドレス・ビツトが設定される拡張レジスタと、ダ
イレクト・メモリ・アクセス転送中に送出されて
いるアドレスが前記ダイレクト・メモリ・アクセ
ス・コントローラが有するアドレス幅の境界を越
えていることを検出し前記ダイレクト・メモリ・
アクセス・コントローラの内部アドレス・カウン
タをインクリメントする制御回路と、前記制御回
路にてアドレス幅が境界に達したことを検出した
信号により前記拡張レジスタ内の値を取り込んで
＋１インクリメントしその値を前記拡張レジスタ
へ転送する演算器とを設けたことを特徴とするダ
イレクト・メモリ・アクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987177324U JPH0537312Y2 (ja) | 1987-11-20 | 1987-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987177324U JPH0537312Y2 (ja) | 1987-11-20 | 1987-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0184154U JPH0184154U (ja) | 1989-06-05 |
| JPH0537312Y2 true JPH0537312Y2 (ja) | 1993-09-21 |
Family
ID=31468992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987177324U Expired - Lifetime JPH0537312Y2 (ja) | 1987-11-20 | 1987-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537312Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157520A (en) * | 1980-05-06 | 1981-12-04 | Fujitsu Ltd | Dma system without cycle steal |
| JPS60262260A (ja) * | 1984-06-07 | 1985-12-25 | Fujitsu Ltd | 直接記憶アクセス・アドレス拡張方式 |
| JPS61112268A (ja) * | 1984-11-06 | 1986-05-30 | Yokogawa Hokushin Electric Corp | Ｄｍａ制御装置 |
-
1987
- 1987-11-20 JP JP1987177324U patent/JPH0537312Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0184154U (ja) | 1989-06-05 |
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