JPH0537332A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPH0537332A JPH0537332A JP3214370A JP21437091A JPH0537332A JP H0537332 A JPH0537332 A JP H0537332A JP 3214370 A JP3214370 A JP 3214370A JP 21437091 A JP21437091 A JP 21437091A JP H0537332 A JPH0537332 A JP H0537332A
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- Japan
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- buffer
- circuit
- output
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Links
- 239000000872 buffer Substances 0.000 title claims abstract description 80
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 12
- 238000003491 array Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 出力用バッファと、このバッファの出力を入
力とし、このバッファとは異なる電源により動作する受
信用バッファとを有する回路において、受信用バッファ
の電源のみが断状態となったとき出力用バッファの破壊
を防止する。 【構成】 バッファ３の電源が断状態になった際、バッ
ファ１の出力ラインが低レベルでかつ該出力ラインを高
レベルとする信号がバッファ１に入力されたときバッフ
ァ１をディセーブル状態にせしめる制御回路たるエラー
検出回路４を設ける。
力とし、このバッファとは異なる電源により動作する受
信用バッファとを有する回路において、受信用バッファ
の電源のみが断状態となったとき出力用バッファの破壊
を防止する。 【構成】 バッファ３の電源が断状態になった際、バッ
ファ１の出力ラインが低レベルでかつ該出力ラインを高
レベルとする信号がバッファ１に入力されたときバッフ
ァ１をディセーブル状態にせしめる制御回路たるエラー
検出回路４を設ける。
Description
【０００１】
【技術分野】本発明はバッファ回路に関し、特に通信
機、コンピュータ等に用いるバッファ回路に関する。
機、コンピュータ等に用いるバッファ回路に関する。
【０００２】
【従来技術】一般に、ディジタル論理回路を応用する通
信機、ディジタルコンピュータ等にはバッファが用いら
れる。また、個々の電気部品を用いて構成する論理回路
の他、集積回路として構成する論理回路を用いたパッケ
ージ実装状態を必要とするディジタル機器を設計する場
合にもバッファが用いられる。
信機、ディジタルコンピュータ等にはバッファが用いら
れる。また、個々の電気部品を用いて構成する論理回路
の他、集積回路として構成する論理回路を用いたパッケ
ージ実装状態を必要とするディジタル機器を設計する場
合にもバッファが用いられる。
【０００３】従来、電源が互いに異なるゲートアレイ間
に用いられる出力用及び受信用のCMOSバッファ回路で
は、受信側のゲートアレイの電源が落ちたとき、そのバ
ッファはローインピーダンス状態となり、大電流が流れ
てしまう。その電流により出力側のバッファが壊れてし
まう等の障害が発生するという欠点があった。また、こ
れを防止するため、受信側のゲートアレイには、TTL の
バッファを外付けする必要があるという欠点があった。
に用いられる出力用及び受信用のCMOSバッファ回路で
は、受信側のゲートアレイの電源が落ちたとき、そのバ
ッファはローインピーダンス状態となり、大電流が流れ
てしまう。その電流により出力側のバッファが壊れてし
まう等の障害が発生するという欠点があった。また、こ
れを防止するため、受信側のゲートアレイには、TTL の
バッファを外付けする必要があるという欠点があった。
【０００４】
【発明の目的】本発明は、上述した従来の欠点を解決す
るためになされたものであり、その目的は外付け回路を
設けずに出力バッファの破壊を防止することのできるバ
ッファ回路を提供することである。
るためになされたものであり、その目的は外付け回路を
設けずに出力バッファの破壊を防止することのできるバ
ッファ回路を提供することである。
【０００５】
【発明の構成】本発明によるバッファ回路は、第１のバ
ッファと、前記第１のバッファの出力を入力とし前記第
１のバッファとは異なる電源により動作する第２のバッ
ファと、前記電源が断状態になった際、前記第１のバッ
ファの出力ラインが低レベルでかつ該出力ラインを高レ
ベルとする信号が前記第１のバッファに入力されたとき
前記第１のバッファをディセーブル状態にせしめる制御
回路とを有することを特徴とする。
ッファと、前記第１のバッファの出力を入力とし前記第
１のバッファとは異なる電源により動作する第２のバッ
ファと、前記電源が断状態になった際、前記第１のバッ
ファの出力ラインが低レベルでかつ該出力ラインを高レ
ベルとする信号が前記第１のバッファに入力されたとき
前記第１のバッファをディセーブル状態にせしめる制御
回路とを有することを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明によるバッファ回路の一実施
例の概略構成図である。図において、本実施例のバッフ
ァ回路は、ゲートアレイ５内に設けられたトライステー
ト型のCMOSバッファ１と、このバッファ１の出力を入力
とし、ゲートアレイ６内に設けられたトライステート型
CMOSバッファ３とを含んで構成されている。これらゲー
トアレイ５と６とは、その電源の供給元が互いに異なる
ものであり、よってバッファ１とバッファ３とは、互い
に異なる電源の供給により動作をする。
例の概略構成図である。図において、本実施例のバッフ
ァ回路は、ゲートアレイ５内に設けられたトライステー
ト型のCMOSバッファ１と、このバッファ１の出力を入力
とし、ゲートアレイ６内に設けられたトライステート型
CMOSバッファ３とを含んで構成されている。これらゲー
トアレイ５と６とは、その電源の供給元が互いに異なる
ものであり、よってバッファ１とバッファ３とは、互い
に異なる電源の供給により動作をする。
【０００８】通常動作時においては、バッファ１からバ
ッファ３へ信号がそのまま伝達される。ところがゲート
アレイ６の電源のみが断状態になる場合がある。かかる
場合には、バッファ３の入力側がローインピーダンスに
なり、バッファ１が壊れるおそれがある。
ッファ３へ信号がそのまま伝達される。ところがゲート
アレイ６の電源のみが断状態になる場合がある。かかる
場合には、バッファ３の入力側がローインピーダンスに
なり、バッファ１が壊れるおそれがある。
【０００９】そこで、本実施例では、エラー検出回路４
が設けられている。このエラー検出回路４は、バッファ
１の入力がハイレベルで、かつバッファ２の出力、すな
わちバッファ１の出力がローレベルのときのみ出力がハ
イレベルとなる回路である。例えば、図２に示されてい
るように、アンド回路４０及びその一方の入力に設けら
れたインバータ４１からなる構成とし、バッファ２の出
力をインバータ４１に入力し、バッファ１の入力をその
ままアンド回路４０に入力すれば良い。
が設けられている。このエラー検出回路４は、バッファ
１の入力がハイレベルで、かつバッファ２の出力、すな
わちバッファ１の出力がローレベルのときのみ出力がハ
イレベルとなる回路である。例えば、図２に示されてい
るように、アンド回路４０及びその一方の入力に設けら
れたインバータ４１からなる構成とし、バッファ２の出
力をインバータ４１に入力し、バッファ１の入力をその
ままアンド回路４０に入力すれば良い。
【００１０】図１に戻り、エラー検出回路４の出力は、
バッファ１のイネーブル端子１１に入力されており、エ
ラー検出回路４の出力がハイレベルになると、バッファ
１はディセーブル（無効）状態となる。なお、トライス
テート型のバッファ２及び３のイネーブル端子は常にロ
ーレベルとする。
バッファ１のイネーブル端子１１に入力されており、エ
ラー検出回路４の出力がハイレベルになると、バッファ
１はディセーブル（無効）状態となる。なお、トライス
テート型のバッファ２及び３のイネーブル端子は常にロ
ーレベルとする。
【００１１】かかる構成とされた本実施例の回路の動作
について図３をも参照して説明する。図３は、図１の各
部の動作を示すタイムチャートである。まず、ゲートア
レイ５及び６の電源がオフ状態からオン状態に変化した
時（時刻Ａ）、プルアップ抵抗７によってバッファ２の
出力はハイレベルとなる。
について図３をも参照して説明する。図３は、図１の各
部の動作を示すタイムチャートである。まず、ゲートア
レイ５及び６の電源がオフ状態からオン状態に変化した
時（時刻Ａ）、プルアップ抵抗７によってバッファ２の
出力はハイレベルとなる。
【００１２】すなわち、電源がオンとなった瞬間は回路
の各部がどのように動作するかわからず、場合によって
はエラー検出回路の出力がハイレベルとなってバッファ
１がディセーブル状態となってしまう。これを防止する
ためにプルアップ抵抗７が設けられているのである。な
お、その抵抗値は、例えばバッファ１のドライブ能力が
２０［mA］程度の場合、250 ［Ω］以上とすれば良い。
の各部がどのように動作するかわからず、場合によって
はエラー検出回路の出力がハイレベルとなってバッファ
１がディセーブル状態となってしまう。これを防止する
ためにプルアップ抵抗７が設けられているのである。な
お、その抵抗値は、例えばバッファ１のドライブ能力が
２０［mA］程度の場合、250 ［Ω］以上とすれば良い。
【００１３】これにより、エラー検出回路４は、ローレ
ベルを出力する。従って、バッファ１は、イネーブル状
態になり、バッファ１の入力をハイレベルとすると、バ
ッファ１，２及び３の出力は全てハイレベルを出力す
る。その後は、バッファ１の入力に応じてレベルが変化
する。
ベルを出力する。従って、バッファ１は、イネーブル状
態になり、バッファ１の入力をハイレベルとすると、バ
ッファ１，２及び３の出力は全てハイレベルを出力す
る。その後は、バッファ１の入力に応じてレベルが変化
する。
【００１４】ここで、ゲートアレイ６の電源のみがオフ
状態になった時（時刻Ｂ）、バッファ３の入力はローイ
ンピーダンス状態になり、それによりバッファ２の出力
はローレベルとなる。エラー検出回路４はこれを検出
し、ハイレベルを出力する。これにより、バッファ１の
イネーブル端子１１にハイレベルが入力され、バッファ
１の出力が閉じられた状態となり、電流は流れない。
状態になった時（時刻Ｂ）、バッファ３の入力はローイ
ンピーダンス状態になり、それによりバッファ２の出力
はローレベルとなる。エラー検出回路４はこれを検出
し、ハイレベルを出力する。これにより、バッファ１の
イネーブル端子１１にハイレベルが入力され、バッファ
１の出力が閉じられた状態となり、電流は流れない。
【００１５】その後、ゲートアレイ６の電源が復活する
と（時刻Ｃ）、バッファ２の出力はハイレベルとなり、
バッファ１は再びイネーブル状態になる。
と（時刻Ｃ）、バッファ２の出力はハイレベルとなり、
バッファ１は再びイネーブル状態になる。
【００１６】なお、破壊からの保護の対象となるバッフ
ァがインバータバッファである場合においても、エラー
検出回路の内部構成を変更すれば同様に破壊を防止でき
る。つまり、保護対象となるバッファの出力ラインがロ
ーレベル（低レベル）で、かつその出力ラインをハイレ
ベル（高レベル）とする信号がそのバッファに入力され
たとき、そのバッファをディセーブル状態に制御するエ
ラー検出回路を設ければ良いのである。
ァがインバータバッファである場合においても、エラー
検出回路の内部構成を変更すれば同様に破壊を防止でき
る。つまり、保護対象となるバッファの出力ラインがロ
ーレベル（低レベル）で、かつその出力ラインをハイレ
ベル（高レベル）とする信号がそのバッファに入力され
たとき、そのバッファをディセーブル状態に制御するエ
ラー検出回路を設ければ良いのである。
【００１７】
【発明の効果】以上説明したように本発明は、バッファ
の入力側と出力側との論理が矛盾するエラー状態を検出
しそのバッファをディセーブル状態に制御する回路を設
けることにより、バッファの破壊を防止することができ
るという効果がある。
の入力側と出力側との論理が矛盾するエラー状態を検出
しそのバッファをディセーブル状態に制御する回路を設
けることにより、バッファの破壊を防止することができ
るという効果がある。
【図１】本発明の実施例によるバッファ接続回路の概略
構成図である。
構成図である。
【図２】図１中のエラー検出回路の内部構成例を示すブ
ロック図である。
ロック図である。
【図３】図中の各部の動作を示すタイムチャートであ
る。
る。
１，２，３ バッファ ４ エラー検出回路 ５，６ ゲートアレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１のバッファと、前記第１のバッファ
の出力を入力とし前記第１のバッファとは異なる電源に
より動作する第２のバッファと、前記電源が断状態にな
った際、前記第１のバッファの出力ラインが低レベルで
かつ該出力ラインを高レベルとする信号が前記第１のバ
ッファに入力されたとき前記第１のバッファをディセー
ブル状態にせしめる制御回路とを有することを特徴とす
るバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214370A JPH0537332A (ja) | 1991-07-31 | 1991-07-31 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214370A JPH0537332A (ja) | 1991-07-31 | 1991-07-31 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537332A true JPH0537332A (ja) | 1993-02-12 |
Family
ID=16654668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214370A Pending JPH0537332A (ja) | 1991-07-31 | 1991-07-31 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537332A (ja) |
-
1991
- 1991-07-31 JP JP3214370A patent/JPH0537332A/ja active Pending
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