JPH0210763A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0210763A JPH0210763A JP63161469A JP16146988A JPH0210763A JP H0210763 A JPH0210763 A JP H0210763A JP 63161469 A JP63161469 A JP 63161469A JP 16146988 A JP16146988 A JP 16146988A JP H0210763 A JPH0210763 A JP H0210763A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- threshold voltage
- turned
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に、入力しきい値電圧を可
変にした半導体集積回路に関する。
変にした半導体集積回路に関する。
半導体集積回路において用いられる入力レベルにおいて
は大別してＥＣＬレベル、ＴＴＬレベル、Ｃ０Ｍ５レベ
ルなどがある。これらはそれぞれ論理振幅・電源・終端
条件等が異なるため、使用目的及び使用デバイスにより
取捨選択されてきた。
は大別してＥＣＬレベル、ＴＴＬレベル、Ｃ０Ｍ５レベ
ルなどがある。これらはそれぞれ論理振幅・電源・終端
条件等が異なるため、使用目的及び使用デバイスにより
取捨選択されてきた。
さてこれらの入力レベル間の互換性を考えた場合ＥＣＬ
レベルは、論理振幅・終端条件・回路の動作速度等の点
で異なるため他のＴＴＬ −ＣＭＯＳレベルとの混在は
極めて少なかった。
レベルは、論理振幅・終端条件・回路の動作速度等の点
で異なるため他のＴＴＬ −ＣＭＯＳレベルとの混在は
極めて少なかった。
一方ＴＴＬレベルとＣＭＯＳレベルにおいてはこれまで
動作速度の点でＴＴＬレベル系回路はＣＭＯＳレベル系
回路を上回っており、両レベル混在の必要性は低かった
。
動作速度の点でＴＴＬレベル系回路はＣＭＯＳレベル系
回路を上回っており、両レベル混在の必要性は低かった
。
しかし、近年のＣＭＯＳデバイスのスケーリングにより
ＣＭＯＳレベル系回路の動作速度はＴＴＬレベル系回路
と遜色ない性能を有する様になったため、ＣＭＯ３６％
系回路の汎周回路高める上でＴＴＬレベルとＣＭＯＳレ
ベルの混在が重要と考えられる。
ＣＭＯＳレベル系回路の動作速度はＴＴＬレベル系回路
と遜色ない性能を有する様になったため、ＣＭＯ３６％
系回路の汎周回路高める上でＴＴＬレベルとＣＭＯＳレ
ベルの混在が重要と考えられる。
ＣＭＯＳレベル系回路において、入力しきい値電圧を決
定する方法として第４図（ａ）、（ｂ）の様な方法が用
いられていた。すなわち電源−接地電位間にＰチャンネ
ルＭＯＳトランジスタとＮチャンネルトランジスタを直
列に接続した所謂インバータ回路における、Ｐチャンネ
ルＭＯＳ）ランジスタとＮチャンネルＭＯＳトランジス
タのゲート長しとゲート幅Ｗの比（通常ゲート長しはチ
ップ内で単一なのでゲート幅Ｗの比）によってＭＯＳト
ランジスタのＯＮ抵抗を変化させて、その入力回路の入
力しきい値電圧を決定するというものであった。
定する方法として第４図（ａ）、（ｂ）の様な方法が用
いられていた。すなわち電源−接地電位間にＰチャンネ
ルＭＯＳトランジスタとＮチャンネルトランジスタを直
列に接続した所謂インバータ回路における、Ｐチャンネ
ルＭＯＳ）ランジスタとＮチャンネルＭＯＳトランジス
タのゲート長しとゲート幅Ｗの比（通常ゲート長しはチ
ップ内で単一なのでゲート幅Ｗの比）によってＭＯＳト
ランジスタのＯＮ抵抗を変化させて、その入力回路の入
力しきい値電圧を決定するというものであった。
上述した従来の半導体集積回路は、ＭＯＳトランジスタ
のゲート幅Ｗの比によってＴＴＬレベルを構成する場合
、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯ
Ｓトランジスタのゲート幅Ｗの比がＣＭＯＳレベルに比
べて著しく異なるため必要な素子数が増大するという欠
点があった。
のゲート幅Ｗの比によってＴＴＬレベルを構成する場合
、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯ
Ｓトランジスタのゲート幅Ｗの比がＣＭＯＳレベルに比
べて著しく異なるため必要な素子数が増大するという欠
点があった。
また、ＣＭＯＳレベルの入力回路とＴＴＬレベルの入力
回路では回路構成が異なるため１入力端子でＣＭＯＳレ
ベル及びＴＴＬレベルの両方を構成するには制御部を含
めると個々の回路に必要な素子数の和以上になってしま
うという欠点があった。
回路では回路構成が異なるため１入力端子でＣＭＯＳレ
ベル及びＴＴＬレベルの両方を構成するには制御部を含
めると個々の回路に必要な素子数の和以上になってしま
うという欠点があった。
本発明の目的は、ＭＯＳトランジスタのゲート幅Ｗの比
でなく、ソース電位を電圧発生回路によって下げて等価
的に基板電位を上昇させ、ゲート・ソース間電圧ＶＧＳ
の低下及びＭＯＳ）ランジスタＶＴ（ＯＮ電圧）の増加
（所謂基板効果）により、ＯＮ抵抗を変化させ、このと
き電圧発生回路の電圧を外部からの制御信号により可変
し、従来例よりも少ない素子数で入力しきい値電圧可変
の入力回路が構成できる半導体集積回路を提供すること
にある。
でなく、ソース電位を電圧発生回路によって下げて等価
的に基板電位を上昇させ、ゲート・ソース間電圧ＶＧＳ
の低下及びＭＯＳ）ランジスタＶＴ（ＯＮ電圧）の増加
（所謂基板効果）により、ＯＮ抵抗を変化させ、このと
き電圧発生回路の電圧を外部からの制御信号により可変
し、従来例よりも少ない素子数で入力しきい値電圧可変
の入力回路が構成できる半導体集積回路を提供すること
にある。
本発明の半導体集積回路は第１導電型ＭＯＳトランジス
タと第２導電型ＭＯＳトランジスタを有する半導体集積
回路において、ソースが接地電位に接続された第２導電
型ＭＯＳトランジスタのゲートとドレインを、第１導電
型ＭＯＳトランジスタのゲートとトレインにそれぞれ接
続してゲートを入力端子、ドレインを出力端子とし、前
記第１導電型ＭＯＳトランジスタのソースを外部信号に
よって制御される可変電圧発生回路に接続する事を特徴
とする。
タと第２導電型ＭＯＳトランジスタを有する半導体集積
回路において、ソースが接地電位に接続された第２導電
型ＭＯＳトランジスタのゲートとドレインを、第１導電
型ＭＯＳトランジスタのゲートとトレインにそれぞれ接
続してゲートを入力端子、ドレインを出力端子とし、前
記第１導電型ＭＯＳトランジスタのソースを外部信号に
よって制御される可変電圧発生回路に接続する事を特徴
とする。
次に本発明の実施例について図面を参照して説明する。
第１図に本発明の第１の実施例を示すブロック図である
。第１図に示す様にＰチャンネルＭＯＳトランジスタの
ソース１をＶＤＤよりも低い電圧を発生する可変電圧発
生回路３０に接続することにより等価的にＰチャンネル
ＭＯＳ）−ランジスタの基板電位７を上昇させてＰチャ
ンネルＭＯＳ）ランジスタの■Ｑｓを低下させ、またＰ
チャンネルＭＯＳ）−ランジスタのＶＴを増加させてい
る。
。第１図に示す様にＰチャンネルＭＯＳトランジスタの
ソース１をＶＤＤよりも低い電圧を発生する可変電圧発
生回路３０に接続することにより等価的にＰチャンネル
ＭＯＳ）−ランジスタの基板電位７を上昇させてＰチャ
ンネルＭＯＳ）ランジスタの■Ｑｓを低下させ、またＰ
チャンネルＭＯＳ）−ランジスタのＶＴを増加させてい
る。
従ってＰチャンネルＭＯＳトランジスタのソース１をＶ
。Ｄに接続した場合に較べＰチャンネルＭＯＳトランジ
スタのＯＮ抵抗が増加し、同じゲート幅Ｗ、ゲート長し
でより低い入力しきい値電圧を得られる。
。Ｄに接続した場合に較べＰチャンネルＭＯＳトランジ
スタのＯＮ抵抗が増加し、同じゲート幅Ｗ、ゲート長し
でより低い入力しきい値電圧を得られる。
第２図は第１図に示す可変電圧発生回路の詳細を示す回
路図である。この場合はＶ Ｏｐ −Ｖ Ｎ０間に直列
接続されたインバータ回路のＰチャンネルＭＯＳトラン
ジスタのソース・ドレイン間にｎ段のダイオードをＶＤ
ＤからＶＮＤへ向けて接続している。そしてＶＤＤより
所望の電位分だけシフトした節点よりＰチャンネルＭＯ
Ｓトランジスタのソース電位を得ている。
路図である。この場合はＶ Ｏｐ −Ｖ Ｎ０間に直列
接続されたインバータ回路のＰチャンネルＭＯＳトラン
ジスタのソース・ドレイン間にｎ段のダイオードをＶＤ
ＤからＶＮＤへ向けて接続している。そしてＶＤＤより
所望の電位分だけシフトした節点よりＰチャンネルＭＯ
Ｓトランジスタのソース電位を得ている。
第２図における動作について説明する。
まず制御信号に“Ｌ １１が入ると、ＰチャンネルＭＯ
Ｓトランジスタ９がＯＮＬ、ＮチャンネルＭＯＳトラン
ジスタ１０がＯＦＦする。すると節点Ａの電位はＶＤｒ
）まで上昇するため、ＰチャンネルＭＯＳトランジスタ
１１とＮチャンネルＭＯＳトランジスタ１２は通常のイ
ンバータ接続となる。
Ｓトランジスタ９がＯＮＬ、ＮチャンネルＭＯＳトラン
ジスタ１０がＯＦＦする。すると節点Ａの電位はＶＤｒ
）まで上昇するため、ＰチャンネルＭＯＳトランジスタ
１１とＮチャンネルＭＯＳトランジスタ１２は通常のイ
ンバータ接続となる。
次に制御信号がＨ”に変化するとＰチャンネルＭＯＳ）
ランジスタ９は０ＦＦＬ、ＮチャンネルＭＯＳ）−ラン
ジスタ１０はＯＮしてダイオード群に電流を流すのでＰ
チャンネルＭＯＳトランジスタ１１のソースすわなち節
点Ａはこの場合ＶＤＩ）−Ｖ、となりＶＦ分だけ基板電
位が上昇した様に見える。これによりＰチャンネルＭＯ
８）ランジスタ１１の■。５は低下し且つ１ＶｔｌはＶ
Ｆの基板効果分だけ増加するのでＯＮ抵抗が増加し、従
って入力しきい値電圧は制御信号が°゛Ｌ°′の場合よ
りも低下する。
ランジスタ９は０ＦＦＬ、ＮチャンネルＭＯＳ）−ラン
ジスタ１０はＯＮしてダイオード群に電流を流すのでＰ
チャンネルＭＯＳトランジスタ１１のソースすわなち節
点Ａはこの場合ＶＤＩ）−Ｖ、となりＶＦ分だけ基板電
位が上昇した様に見える。これによりＰチャンネルＭＯ
８）ランジスタ１１の■。５は低下し且つ１ＶｔｌはＶ
Ｆの基板効果分だけ増加するのでＯＮ抵抗が増加し、従
って入力しきい値電圧は制御信号が°゛Ｌ°′の場合よ
りも低下する。
ここで出力の電圧振幅としてはＧＮＤ〜（Ｖｏ。
Ｖｐ）となるが例えばこの次段にＶＤＤ ＶＮＤ間に
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタを直列に接続した通常のインバータ回路を
挿入することでこの電圧振幅の差は相殺できる。
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタを直列に接続した通常のインバータ回路を
挿入することでこの電圧振幅の差は相殺できる。
第４図は本発明の第２の実施例を示す回路図である。
第４図の場合にはＮチャンネルＭＯＳ）ランジスタのソ
ースを可変電圧発生回路３０に接続して、Ｎチャンネル
ＭＯＳ）−ランジスタのＶＴを増加させている例である
。この場合は入力しきい値電圧を上昇させることができ
る。
ースを可変電圧発生回路３０に接続して、Ｎチャンネル
ＭＯＳ）−ランジスタのＶＴを増加させている例である
。この場合は入力しきい値電圧を上昇させることができ
る。
以上説明した様に本発明の半導体集積回路は、外部から
の制御信号によって入力しきい値電圧を変化させる事が
可能となるので入力しきい値電圧毎に入力回路を構成さ
せる必要がなく少ない素子数で同等の性能を具備するこ
とができる、また電圧発生回路の電圧値を種々に変化さ
せることで所望の入力しきい値電圧を得ることができる
という効果がある。
の制御信号によって入力しきい値電圧を変化させる事が
可能となるので入力しきい値電圧毎に入力回路を構成さ
せる必要がなく少ない素子数で同等の性能を具備するこ
とができる、また電圧発生回路の電圧値を種々に変化さ
せることで所望の入力しきい値電圧を得ることができる
という効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の可変電圧発生回路の詳細を示す回路図、第
３図は本発明の第２の実施例を示す回路図、第４図（ａ
＞、（ｂ）は従来の一例を示す回路図である。 １・・・ＰチャンネルＭＯＳトランジスタソース、２・
・・ＰチャンネルＭＯＳトランジスタゲート、３・・・
ＰチャンネルＭＯＳトランシタドレイン、・・・Ｎチャ
ンネルＭＯＳトランジスタゲート、６・・・Ｎチャンネ
ルＭＯＳ）ランジスタソース、７・・・ＰチャンネルＭ
ＯＳトランジスタ基板電位、８・・・ＮチャンネルＭＯ
Ｓトランジスタ基板電位、９，１１゜１３．１４，１６
，２２．２４・・・ＰチャンネルＭＯＳトランジスタ、
１０，１２，１５，１７゜１８．１９，２０，２１．２
３．２５・・・ＮチャンネルＭＯＳ）ランジスタ、３０
・・・可変電圧発生回路、 Ａ、Ｂ・・・可変電圧発生回路の可変電圧出力節点。 芽７区
図は第１図の可変電圧発生回路の詳細を示す回路図、第
３図は本発明の第２の実施例を示す回路図、第４図（ａ
＞、（ｂ）は従来の一例を示す回路図である。 １・・・ＰチャンネルＭＯＳトランジスタソース、２・
・・ＰチャンネルＭＯＳトランジスタゲート、３・・・
ＰチャンネルＭＯＳトランシタドレイン、・・・Ｎチャ
ンネルＭＯＳトランジスタゲート、６・・・Ｎチャンネ
ルＭＯＳ）ランジスタソース、７・・・ＰチャンネルＭ
ＯＳトランジスタ基板電位、８・・・ＮチャンネルＭＯ
Ｓトランジスタ基板電位、９，１１゜１３．１４，１６
，２２．２４・・・ＰチャンネルＭＯＳトランジスタ、
１０，１２，１５，１７゜１８．１９，２０，２１．２
３．２５・・・ＮチャンネルＭＯＳ）ランジスタ、３０
・・・可変電圧発生回路、 Ａ、Ｂ・・・可変電圧発生回路の可変電圧出力節点。 芽７区
Claims (1)
- 第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトラ
ンジスタを有する半導体集積回路において、ソースが接
地電位に接続された第２導電型ＭＯＳトランジスタのゲ
ートとドレインを、第１導電型ＭＯＳトランジスタのゲ
ートとドレインにそれぞれ接続してゲートを入力端子、
ドレインを出力端子とし、前記第１導電型ＭＯＳトラン
ジスタのソースを外部信号によって制御される可変電圧
発生回路に接続することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161469A JPH0210763A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161469A JPH0210763A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210763A true JPH0210763A (ja) | 1990-01-16 |
Family
ID=15735689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161469A Pending JPH0210763A (ja) | 1988-06-28 | 1988-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210763A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005081140A (ja) * | 2003-09-08 | 2005-03-31 | General Electric Co <Ge> | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 |
| JP2008118464A (ja) * | 2006-11-06 | 2008-05-22 | Ricoh Co Ltd | Ａｄ変換器およびその調整方法 |
| JP2012074801A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | アナログデジタル変換装置 |
| JP2015136253A (ja) * | 2014-01-17 | 2015-07-27 | 旭化成エレクトロニクス株式会社 | 電圧変換器 |
-
1988
- 1988-06-28 JP JP63161469A patent/JPH0210763A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005081140A (ja) * | 2003-09-08 | 2005-03-31 | General Electric Co <Ge> | 超音波トランスデューサ・アレイの高電圧スイッチングのための方法及び装置 |
| JP2008118464A (ja) * | 2006-11-06 | 2008-05-22 | Ricoh Co Ltd | Ａｄ変換器およびその調整方法 |
| JP2012074801A (ja) * | 2010-09-28 | 2012-04-12 | Yazaki Corp | アナログデジタル変換装置 |
| JP2015136253A (ja) * | 2014-01-17 | 2015-07-27 | 旭化成エレクトロニクス株式会社 | 電圧変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6867618B2 (en) | Voltage mode differential driver and method | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| US20030001554A1 (en) | Internal power voltage generator | |
| US20030011418A1 (en) | Level shifting circuit | |
| US11979155B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
| JPH11103227A (ja) | 出力振幅調整回路 | |
| JPH02188024A (ja) | レベルシフト回路 | |
| JPH04329024A (ja) | 入出力バッファ回路 | |
| JPH10154924A (ja) | Ｃｍｏｓヒステリシス回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JP3556533B2 (ja) | レベルシフタ回路 | |
| JP3068752B2 (ja) | 半導体装置 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH07231252A (ja) | レベルシフト回路 | |
| CN109787607B (zh) | 基于低压器件的高压高速io电路 | |
| JP2000194432A (ja) | Ｃｍｏｓロジック用電源回路 | |
| JPS6213120A (ja) | 半導体装置 | |
| JPH11326398A (ja) | 電圧検知回路 | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JPS6121619A (ja) | 相補型３ステ−トｍｉｓゲ−ト回路 | |
| JPH05110419A (ja) | Ｃｍｏｓインバータ回路 | |
| JP2692347B2 (ja) | 論理回路 |