JPH0537358A - プログラム可能論理回路 - Google Patents
プログラム可能論理回路Info
- Publication number
- JPH0537358A JPH0537358A JP3193835A JP19383591A JPH0537358A JP H0537358 A JPH0537358 A JP H0537358A JP 3193835 A JP3193835 A JP 3193835A JP 19383591 A JP19383591 A JP 19383591A JP H0537358 A JPH0537358 A JP H0537358A
- Authority
- JP
- Japan
- Prior art keywords
- output
- logic circuit
- signal
- logic
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、プログラム可能であると共に、異
常状態を検出できるプログラム可能論理回路に関し、異
常状態を確実に伝達することを目的とする。 【構成】 複数の各種の論理ゲート１−１〜１−ｎと、
複数の配線をマトリクス状に配置した配線接続部２とを
含み、プログラム・データに従って論理ゲート１−１〜
１−ｎ間を配線接続部２を介して接続するプログラム可
能論理回路に於いて、配線接続部２により論理ゲート間
を接続して形成した第１の論理回路３と、空き論理ゲー
ト間を配線接続部２により接続し、且つ第１の論理回路
３の出力を入力して反転出力する第２の論理回路４とを
形成する。第１，第２の論理回路３，４の出力は相補的
となり、この出力を次段の論理回路に加える。
常状態を検出できるプログラム可能論理回路に関し、異
常状態を確実に伝達することを目的とする。 【構成】 複数の各種の論理ゲート１−１〜１−ｎと、
複数の配線をマトリクス状に配置した配線接続部２とを
含み、プログラム・データに従って論理ゲート１−１〜
１−ｎ間を配線接続部２を介して接続するプログラム可
能論理回路に於いて、配線接続部２により論理ゲート間
を接続して形成した第１の論理回路３と、空き論理ゲー
ト間を配線接続部２により接続し、且つ第１の論理回路
３の出力を入力して反転出力する第２の論理回路４とを
形成する。第１，第２の論理回路３，４の出力は相補的
となり、この出力を次段の論理回路に加える。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム可能である
と共に、異常状態を検出できるプログラム可能論理回路
に関する。複数の論理ゲートと、複数の配線をマトリク
ス状に配置した配線接続部とを、半導体集積回路として
１チップ上に形成し、プログラム・データに従って配線
接続部の配線間を接続し、それによって論理ゲート間を
接続して所望の論理回路を形成するプログラム可能論理
回路（ＰＡＬ回路）が知られている。このようなプログ
ラム可能論理回路を複数個用いることにより、各種の電
子回路を構成することができる。又集積度が向上される
に従って各部の正常性を容易に確認できることが要望さ
れている。
と共に、異常状態を検出できるプログラム可能論理回路
に関する。複数の論理ゲートと、複数の配線をマトリク
ス状に配置した配線接続部とを、半導体集積回路として
１チップ上に形成し、プログラム・データに従って配線
接続部の配線間を接続し、それによって論理ゲート間を
接続して所望の論理回路を形成するプログラム可能論理
回路（ＰＡＬ回路）が知られている。このようなプログ
ラム可能論理回路を複数個用いることにより、各種の電
子回路を構成することができる。又集積度が向上される
に従って各部の正常性を容易に確認できることが要望さ
れている。
【０００２】
【従来の技術】図４は従来例の説明図であり、４１−１
〜４１−４は４入力の論理積ゲート、４２は配線接続
部、４３−１〜４３−４は出力バッファ、ＩＮ１〜ＩＮ
３は入力端子、ＯＵＴ１〜ＯＵＴ４は出力端子、Ｉはイ
ンバータを示し、（１），（２）は同一符号間を接続す
ることを示す。
〜４１−４は４入力の論理積ゲート、４２は配線接続
部、４３−１〜４３−４は出力バッファ、ＩＮ１〜ＩＮ
３は入力端子、ＯＵＴ１〜ＯＵＴ４は出力端子、Ｉはイ
ンバータを示し、（１），（２）は同一符号間を接続す
ることを示す。
【０００３】接続配線部４２は、配線Ｌ１１〜Ｌ１５，
Ｌ２１〜Ｌ２５，Ｌ３１〜Ｌ３５，Ｌ４１〜Ｌ４５と配
線Ａ〜Ｈ，Ｊ，Ｋとがマトリクス状に配置された構成を
有し、配線Ａは入力端子が接地されたインバータＩの出
力端子に接続され、配線Ｂは直接接地され、配線Ｃ，
Ｅ，Ｇはそれぞれ入力端子ＩＮ１〜ＩＮ３に２個のイン
バータＩを介して接続され、配線Ｄ，Ｆ，Ｈはそれぞれ
入力端子ＩＮ１〜ＩＮ３に１個のインバータＩを介して
接続されている。又配線Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４
１はそれぞれインバータＩを介して出力バッファ４３−
１〜４３−４の制御端子に接続されている。又配線Ｌ１
２〜Ｌ１５，Ｌ２２〜Ｌ２５，Ｌ３２〜Ｌ３５，Ｌ４２
〜Ｌ４５は、それぞれ４入力の論理積ゲート４１−１〜
４１−４の入力端子に、三角印で示すバッファゲートを
介して接続されている。
Ｌ２１〜Ｌ２５，Ｌ３１〜Ｌ３５，Ｌ４１〜Ｌ４５と配
線Ａ〜Ｈ，Ｊ，Ｋとがマトリクス状に配置された構成を
有し、配線Ａは入力端子が接地されたインバータＩの出
力端子に接続され、配線Ｂは直接接地され、配線Ｃ，
Ｅ，Ｇはそれぞれ入力端子ＩＮ１〜ＩＮ３に２個のイン
バータＩを介して接続され、配線Ｄ，Ｆ，Ｈはそれぞれ
入力端子ＩＮ１〜ＩＮ３に１個のインバータＩを介して
接続されている。又配線Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４
１はそれぞれインバータＩを介して出力バッファ４３−
１〜４３−４の制御端子に接続されている。又配線Ｌ１
２〜Ｌ１５，Ｌ２２〜Ｌ２５，Ｌ３２〜Ｌ３５，Ｌ４２
〜Ｌ４５は、それぞれ４入力の論理積ゲート４１−１〜
４１−４の入力端子に、三角印で示すバッファゲートを
介して接続されている。
【０００４】図４に於いては、配線Ａ，Ｌ１５間、配線
Ｂ，Ｌ１１間、配線Ｃ，Ｌ１２間、配線Ｅ，Ｌ１３間、
配線Ｇ，Ｌ１４間を、プログラム・データによって接続
した場合を示し、出力バッファ４３−１の制御端子には
インバータＩから“１”が加えられるので、論理積ゲー
ト４１−１の出力を出力端子ＯＵＴ１から次段の論理回
路に送出することができる。又他の出力バッファ４３−
２〜４３−４の制御端子にインバータＩから“０”が加
えられるので、出力バッファ４３−２〜４３−４はハイ
インピーダンス出力状態となる。従って、入力端子ＩＮ
１〜ＩＮ３にそれぞれ“１”が加えられた時に、論理積
ゲート４１−１の出力が“１”となり、出力端子ＯＵＴ
１から次段の論理回路に送出される。
Ｂ，Ｌ１１間、配線Ｃ，Ｌ１２間、配線Ｅ，Ｌ１３間、
配線Ｇ，Ｌ１４間を、プログラム・データによって接続
した場合を示し、出力バッファ４３−１の制御端子には
インバータＩから“１”が加えられるので、論理積ゲー
ト４１−１の出力を出力端子ＯＵＴ１から次段の論理回
路に送出することができる。又他の出力バッファ４３−
２〜４３−４の制御端子にインバータＩから“０”が加
えられるので、出力バッファ４３−２〜４３−４はハイ
インピーダンス出力状態となる。従って、入力端子ＩＮ
１〜ＩＮ３にそれぞれ“１”が加えられた時に、論理積
ゲート４１−１の出力が“１”となり、出力端子ＯＵＴ
１から次段の論理回路に送出される。
【０００５】前述のようなプログラム可能論理回路を組
合せて設けることにより、各種の電子回路を構成するこ
とができる。又論理積ゲート４１−１〜４１−４以外の
論理ゲートやメモリ等を用いて、それを配線接続部４２
により接続し、所望の論理処理を行う構成とすることも
できる。
合せて設けることにより、各種の電子回路を構成するこ
とができる。又論理積ゲート４１−１〜４１−４以外の
論理ゲートやメモリ等を用いて、それを配線接続部４２
により接続し、所望の論理処理を行う構成とすることも
できる。
【０００６】図５は従来例の試験説明図であり、プログ
ラム可能論理回路５１，５２とを縦続接続した場合の要
部を示し、プログラム可能論理回路５１は、図４に示す
構成に類似し、論理積ゲート４１−１〜４１−ｎと配線
接続部と出力バッファ４３−１〜４３−ｎとを含むもの
であるが、配線接続部は図示を省略している。又プログ
ラム可能論理回路５２は、フリップフロップ５３を備
え、クロック端子Ｃに検査タイミング信号が加えられ、
データ端子Ｄに出力バッファ４３−１を介して論理積ゲ
ート４１−１の出力が加えられる。例えば、論理積ゲー
ト４１−１の３入力が総て“１”の場合に異常が発生し
ている状態であるとすると、検査タイミング信号の立上
り時点に於いて論理積ゲート４１−１の出力が“１”の
時、フリップフロップ５３の出力端子Ｑは“１”とな
る。従って、この“１”の信号を異常信号として保守者
等に通知することができる。又この異常信号を更に次の
プログラム可能論理回路に入力して最終段のプログラム
可能論理回路から出力する構成とすることもできる。そ
の場合に、各種の条件を加味して異常信号を転送するこ
とも可能となり、それぞれ検査タイミング信号によりラ
ッチして次段へ転送することになる。
ラム可能論理回路５１，５２とを縦続接続した場合の要
部を示し、プログラム可能論理回路５１は、図４に示す
構成に類似し、論理積ゲート４１−１〜４１−ｎと配線
接続部と出力バッファ４３−１〜４３−ｎとを含むもの
であるが、配線接続部は図示を省略している。又プログ
ラム可能論理回路５２は、フリップフロップ５３を備
え、クロック端子Ｃに検査タイミング信号が加えられ、
データ端子Ｄに出力バッファ４３−１を介して論理積ゲ
ート４１−１の出力が加えられる。例えば、論理積ゲー
ト４１−１の３入力が総て“１”の場合に異常が発生し
ている状態であるとすると、検査タイミング信号の立上
り時点に於いて論理積ゲート４１−１の出力が“１”の
時、フリップフロップ５３の出力端子Ｑは“１”とな
る。従って、この“１”の信号を異常信号として保守者
等に通知することができる。又この異常信号を更に次の
プログラム可能論理回路に入力して最終段のプログラム
可能論理回路から出力する構成とすることもできる。そ
の場合に、各種の条件を加味して異常信号を転送するこ
とも可能となり、それぞれ検査タイミング信号によりラ
ッチして次段へ転送することになる。
【０００７】
【発明が解決しようとする問題点】前述の従来例に於い
て、例えば、論理積ゲート４１−１の素子の異常や接続
配線部の異常等により、その出力がハイレベル
（“１”）固定となった場合、又は出力バッファ４３−
１の異常によりその出力がハイレベル（“１”）固定と
なった場合には、フリップフロップ５３のデータ端子Ｄ
に“１”が入力され、検査タイミング信号によってその
出力端子Ｑが“１”となり、異常信号が出力される。即
ち、異常信号の出力条件が成立しない時に異常信号が出
力されることになる。又反対に、論理積ゲート４１−１
又は出力バッファ４３−１の出力がローレベル
（“０”）固定となると、異常信号の出力条件が満足さ
れても、フリップフロップ５３のデータ端子Ｄには
“０”が入力されるから、異常信号が出力されないこと
になる。即ち、プログラム可能論理回路５１の異常を次
段のプログラム可能論理回路５２に伝達することができ
ない欠点があった。本発明は、異常状態を確実に伝達で
きるようにすることを目的とする。
て、例えば、論理積ゲート４１−１の素子の異常や接続
配線部の異常等により、その出力がハイレベル
（“１”）固定となった場合、又は出力バッファ４３−
１の異常によりその出力がハイレベル（“１”）固定と
なった場合には、フリップフロップ５３のデータ端子Ｄ
に“１”が入力され、検査タイミング信号によってその
出力端子Ｑが“１”となり、異常信号が出力される。即
ち、異常信号の出力条件が成立しない時に異常信号が出
力されることになる。又反対に、論理積ゲート４１−１
又は出力バッファ４３−１の出力がローレベル
（“０”）固定となると、異常信号の出力条件が満足さ
れても、フリップフロップ５３のデータ端子Ｄには
“０”が入力されるから、異常信号が出力されないこと
になる。即ち、プログラム可能論理回路５１の異常を次
段のプログラム可能論理回路５２に伝達することができ
ない欠点があった。本発明は、異常状態を確実に伝達で
きるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明のプログラム可能
論理回路は、図１を参照して説明すると、複数の論理和
や論理積等の論理ゲート１−１〜１−ｎと、複数の配線
をマトリクス状に配置した配線接続部２とを含み、プロ
グラム・データに従って論理ゲート間を配線接続部２を
介して接続するプログラム可能論理回路に於いて、配線
接続部２により論理ゲート間を接続して形成した第１の
論理回路３と、複数の論理ゲート１−１〜１−ｎの中の
空き論理ゲートを配線接続部２により接続し、第１の論
理回路３の出力を入力して反転出力する第２の論理回路
４とを形成し、第１の論理回路３の出力と第２の論理回
路４の出力とを次段の論理回路に送出する構成とした。
即ち、プログラム可能論理回路ＰＡＬ１の出力端子ＯＵ
Ｔ１，ＯＵＴ２からプログラム可能論理回路ＰＡＬ２の
論理回路５に入力する構成とした。なお、６はフリップ
フロップ、ＴＴは検査タイミング信号、ＯＵＴ３〜ＯＵ
Ｔｎは出力端子、ＩＮ１〜ＩＮ３は入力端子である。
論理回路は、図１を参照して説明すると、複数の論理和
や論理積等の論理ゲート１−１〜１−ｎと、複数の配線
をマトリクス状に配置した配線接続部２とを含み、プロ
グラム・データに従って論理ゲート間を配線接続部２を
介して接続するプログラム可能論理回路に於いて、配線
接続部２により論理ゲート間を接続して形成した第１の
論理回路３と、複数の論理ゲート１−１〜１−ｎの中の
空き論理ゲートを配線接続部２により接続し、第１の論
理回路３の出力を入力して反転出力する第２の論理回路
４とを形成し、第１の論理回路３の出力と第２の論理回
路４の出力とを次段の論理回路に送出する構成とした。
即ち、プログラム可能論理回路ＰＡＬ１の出力端子ＯＵ
Ｔ１，ＯＵＴ２からプログラム可能論理回路ＰＡＬ２の
論理回路５に入力する構成とした。なお、６はフリップ
フロップ、ＴＴは検査タイミング信号、ＯＵＴ３〜ＯＵ
Ｔｎは出力端子、ＩＮ１〜ＩＮ３は入力端子である。
【０００９】
【作用】配線接続部２に於ける黒丸は、プログラム・デ
ータによって配線間を接続した状態を示す。従って、第
１の論理回路３は、論理ゲート１−１に入力端子ＩＮ１
〜ＩＮ３の信号が入力される構成となる。又第２の論理
回路４は、第１の論理回路３の出力をインバータにより
反転した信号と、入力端子ＩＮ１の信号とが入力される
構成となる。この場合、入力端子ＩＮ１をハイレベル
（“１”）とし、入力端子ＩＮ２，ＩＮ３にそれぞれ
“１”の信号が同時に入力された時に、異常信号を出力
する条件とすると、論理ゲート１−１，１−２は論理積
ゲートとすることにより、異常信号を出力する条件の時
に、論理ゲート１−１の出力は“１”、論理ゲート１−
２の出力は“０”となる。この場合は、次段の論理回路
５の出力を“１”とし、検査タイミング信号ＴＴのタイ
ミングに於いてフリップフロップ６の出力端子Ｑから
“１”の異常信号を送出する。
ータによって配線間を接続した状態を示す。従って、第
１の論理回路３は、論理ゲート１−１に入力端子ＩＮ１
〜ＩＮ３の信号が入力される構成となる。又第２の論理
回路４は、第１の論理回路３の出力をインバータにより
反転した信号と、入力端子ＩＮ１の信号とが入力される
構成となる。この場合、入力端子ＩＮ１をハイレベル
（“１”）とし、入力端子ＩＮ２，ＩＮ３にそれぞれ
“１”の信号が同時に入力された時に、異常信号を出力
する条件とすると、論理ゲート１−１，１−２は論理積
ゲートとすることにより、異常信号を出力する条件の時
に、論理ゲート１−１の出力は“１”、論理ゲート１−
２の出力は“０”となる。この場合は、次段の論理回路
５の出力を“１”とし、検査タイミング信号ＴＴのタイ
ミングに於いてフリップフロップ６の出力端子Ｑから
“１”の異常信号を送出する。
【００１０】又第１の論理回路３の図示を省略した出力
バッファの出力がハイレベル固定の異常状態となると、
論理ゲート１−１の出力が“０”でも、出力端子ＯＵＴ
１は“１”となり、又論理ゲート１−１の出力を反転し
た出力が論理ゲート１−２から出力されるから、出力端
子ＯＵＴ２も“１”となる。この場合はプログラム可能
論理回路ＰＡＬ１側の異常であることが判るから、論理
回路５の出力を“１”として、異常信号を出力する。従
って、次段の論理回路５は、プログラム可能論理回路Ｐ
ＡＬ１の出力端子ＯＵＴ１が“０”で、出力端子ＯＵＴ
２が“１”の場合のみ、異常信号を出力しない論理構成
とし、それ以外は異常信号を出力する論理構成とすれば
良いことになる。
バッファの出力がハイレベル固定の異常状態となると、
論理ゲート１−１の出力が“０”でも、出力端子ＯＵＴ
１は“１”となり、又論理ゲート１−１の出力を反転し
た出力が論理ゲート１−２から出力されるから、出力端
子ＯＵＴ２も“１”となる。この場合はプログラム可能
論理回路ＰＡＬ１側の異常であることが判るから、論理
回路５の出力を“１”として、異常信号を出力する。従
って、次段の論理回路５は、プログラム可能論理回路Ｐ
ＡＬ１の出力端子ＯＵＴ１が“０”で、出力端子ＯＵＴ
２が“１”の場合のみ、異常信号を出力しない論理構成
とし、それ以外は異常信号を出力する論理構成とすれば
良いことになる。
【００１１】
【実施例】図２は本発明の実施例の説明図であり、１１
−１〜１１−４は論理ゲートとしての論理積ゲート、１
２は複数の配線Ｌ１１〜Ｌ１５，Ｌ２１〜Ｌ２５，Ｌ３
１〜Ｌ３５，Ｌ４１〜Ｌ４５と配線Ａ〜Ｈ，Ｊ，Ｋとを
マトリクス状に配置した配線接続部、１３−１〜１３−
４は出力バッファ、１４−１〜１４−４，１５−１〜１
５−４，１６，１７−１，１７−２，１８−１，１８−
２，１９−１，１９−２はインバータ（Ｉ）、２０−
１，２０−３は第１，第２の論理回路、ＩＮ１〜ＩＮ３
は入力端子、ＯＵＴ１〜ＯＵＴ４は出力端子である。
−１〜１１−４は論理ゲートとしての論理積ゲート、１
２は複数の配線Ｌ１１〜Ｌ１５，Ｌ２１〜Ｌ２５，Ｌ３
１〜Ｌ３５，Ｌ４１〜Ｌ４５と配線Ａ〜Ｈ，Ｊ，Ｋとを
マトリクス状に配置した配線接続部、１３−１〜１３−
４は出力バッファ、１４−１〜１４−４，１５−１〜１
５−４，１６，１７−１，１７−２，１８−１，１８−
２，１９−１，１９−２はインバータ（Ｉ）、２０−
１，２０−３は第１，第２の論理回路、ＩＮ１〜ＩＮ３
は入力端子、ＯＵＴ１〜ＯＵＴ４は出力端子である。
【００１２】前述の図４に示す従来例と同様に、接続配
線部１２は、配線Ｌ１１〜Ｌ１５，Ｌ２１〜Ｌ２５，Ｌ
３１〜Ｌ３５，Ｌ４１〜Ｌ４５と配線Ａ〜Ｈ，Ｊ，Ｋと
がマトリクス状に配置された構成を有し、配線Ａは入力
端子が接地されたインバータ１６の出力端子に接続さ
れ、配線Ｂは接地されている。又配線Ｃ，Ｅ，Ｇは、そ
れぞれ入力端子ＩＮ１〜ＩＮ３に２個のインバータ１７
−１，１７−２〜１９−１，１９−２を介して接続さ
れ、配線Ｄ，Ｆ，Ｈは、それぞれ入力端子ＩＮ１〜ＩＮ
３に１個のインバータ１７−１〜１９−１を介して接続
されている。又配線Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１
は、それぞれインバータ１４−１〜１４−４を介して出
力バッファ１３−１〜１３−４の制御端子に接続され、
配線Ｌ１２〜Ｌ１５，Ｌ２２〜Ｌ２５，Ｌ３２〜Ｌ３
５，Ｌ４２〜Ｌ４５は、それぞれ４入力の論理積ゲート
４１−１〜４１−４の入力端子に、三角印で示すバッフ
ァゲートを介して接続されている。
線部１２は、配線Ｌ１１〜Ｌ１５，Ｌ２１〜Ｌ２５，Ｌ
３１〜Ｌ３５，Ｌ４１〜Ｌ４５と配線Ａ〜Ｈ，Ｊ，Ｋと
がマトリクス状に配置された構成を有し、配線Ａは入力
端子が接地されたインバータ１６の出力端子に接続さ
れ、配線Ｂは接地されている。又配線Ｃ，Ｅ，Ｇは、そ
れぞれ入力端子ＩＮ１〜ＩＮ３に２個のインバータ１７
−１，１７−２〜１９−１，１９−２を介して接続さ
れ、配線Ｄ，Ｆ，Ｈは、それぞれ入力端子ＩＮ１〜ＩＮ
３に１個のインバータ１７−１〜１９−１を介して接続
されている。又配線Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１
は、それぞれインバータ１４−１〜１４−４を介して出
力バッファ１３−１〜１３−４の制御端子に接続され、
配線Ｌ１２〜Ｌ１５，Ｌ２２〜Ｌ２５，Ｌ３２〜Ｌ３
５，Ｌ４２〜Ｌ４５は、それぞれ４入力の論理積ゲート
４１−１〜４１−４の入力端子に、三角印で示すバッフ
ァゲートを介して接続されている。
【００１３】配線接続部１２は、プログラム・データに
よって菱形で示す点が接続された場合を示す。従って、
論理積ゲート１１−１は、入力端子ＩＮ１の信号を反転
した信号と、入力端子ＩＮ２，ＩＮ３の信号との論理積
を出力するものとなり、又出力バッファ１３−１の制御
端子にインバータ１４−１から“１”が加えられるか
ら、論理積ゲート１１−１の出力信号は出力端子ＯＵＴ
１から送出される。
よって菱形で示す点が接続された場合を示す。従って、
論理積ゲート１１−１は、入力端子ＩＮ１の信号を反転
した信号と、入力端子ＩＮ２，ＩＮ３の信号との論理積
を出力するものとなり、又出力バッファ１３−１の制御
端子にインバータ１４−１から“１”が加えられるか
ら、論理積ゲート１１−１の出力信号は出力端子ＯＵＴ
１から送出される。
【００１４】又論理積ゲート１１−２は、入力端子ＩＮ
１〜ＩＮ３の信号の論理積を出力する接続構成となり、
又出力バッファ１３−２の制御端子にインバータ１４−
２から“１”が加えられるから、論理積ゲート１３−２
の出力信号は出力端子ＯＵＴ２から送出される。この論
理積ゲート１１−２を含めて第１の論理回路２０−１と
すると、第２の論理回路２０−２は、論理積ゲート１１
−３が空きの場合に、この論理積ゲート１１−３を用い
て構成するもので、配線接続部１２に於いて、菱形で示
すように配線Ａ，Ｌ３３，Ｌ３４，Ｌ３５間が接続さ
れ、又配線Ｂ，Ｌ３１間が接続され、又配線Ｋ，Ｌ３２
間が接続されて、第１の論理回路２０−１の論理積ゲー
ト１１−２の出力信号がインバータ１５−２により反転
され、配線Ｋ，Ｌ３2 を介して第２の論理回路２０−２
の論理積ゲート１１−３に入力される。この論理積ゲー
ト１１−３の他の入力は、配線Ａに接続された配線Ｌ３
３〜Ｌ３５であるから、論理積ゲート１１−２の出力信
号を反転した信号が論理積ゲート１１−３から出力され
る。又出力バッファ１３−３の制御端子にインバータ１
４−３から“１”が加えられるから、論理積ゲート１１
−３の出力信号は出力端子ＯＵＴ３から送出される。即
ち、第１，第２の論理回路２０−１，２０−２の出力端
子ＯＵＴ２，ＯＵＴ３の出力信号は、各部が正常な場合
には相補的なものとなる。
１〜ＩＮ３の信号の論理積を出力する接続構成となり、
又出力バッファ１３−２の制御端子にインバータ１４−
２から“１”が加えられるから、論理積ゲート１３−２
の出力信号は出力端子ＯＵＴ２から送出される。この論
理積ゲート１１−２を含めて第１の論理回路２０−１と
すると、第２の論理回路２０−２は、論理積ゲート１１
−３が空きの場合に、この論理積ゲート１１−３を用い
て構成するもので、配線接続部１２に於いて、菱形で示
すように配線Ａ，Ｌ３３，Ｌ３４，Ｌ３５間が接続さ
れ、又配線Ｂ，Ｌ３１間が接続され、又配線Ｋ，Ｌ３２
間が接続されて、第１の論理回路２０−１の論理積ゲー
ト１１−２の出力信号がインバータ１５−２により反転
され、配線Ｋ，Ｌ３2 を介して第２の論理回路２０−２
の論理積ゲート１１−３に入力される。この論理積ゲー
ト１１−３の他の入力は、配線Ａに接続された配線Ｌ３
３〜Ｌ３５であるから、論理積ゲート１１−２の出力信
号を反転した信号が論理積ゲート１１−３から出力され
る。又出力バッファ１３−３の制御端子にインバータ１
４−３から“１”が加えられるから、論理積ゲート１１
−３の出力信号は出力端子ＯＵＴ３から送出される。即
ち、第１，第２の論理回路２０−１，２０−２の出力端
子ＯＵＴ２，ＯＵＴ３の出力信号は、各部が正常な場合
には相補的なものとなる。
【００１５】又論理積ゲート１１−４は、配線Ｂ，Ｌ４
５間が接続されるから、４入力の中の一つの信号は常時
“０”となり、他の入力に関係なく、その出力は“０”
となる。又出力バッファ１３−４の制御端子にインバー
タ１４−４から“０”が加えられるから、出力バッファ
１３−４はハイインピーダンス出力状態となる。即ち、
この論理回路は不使用状態となる。
５間が接続されるから、４入力の中の一つの信号は常時
“０”となり、他の入力に関係なく、その出力は“０”
となる。又出力バッファ１３−４の制御端子にインバー
タ１４−４から“０”が加えられるから、出力バッファ
１３−４はハイインピーダンス出力状態となる。即ち、
この論理回路は不使用状態となる。
【００１６】次段の論理回路には、出力端子ＯＵＴ１，
ＯＵＴ２，ＯＵＴ３からの出力信号が加えられることに
なり、第１，第２の論理回路２０−１，２０−２が正常
の場合は、例えば、出力端子ＯＵＴ２から“１”の異常
信号が出力されると、出力端子ＯＵＴ３から“０”の信
号が出力される。それによって、次段の論理回路は有為
な異常信号と判定することができる。又出力端子ＯＵＴ
２から“０”の信号が出力された時に、出力端子ＯＵＴ
３から例えば相補的でない“０”が出力される場合、第
１の論理回路２０−１の出力バッファ１３−２の異常と
判定することができる。
ＯＵＴ２，ＯＵＴ３からの出力信号が加えられることに
なり、第１，第２の論理回路２０−１，２０−２が正常
の場合は、例えば、出力端子ＯＵＴ２から“１”の異常
信号が出力されると、出力端子ＯＵＴ３から“０”の信
号が出力される。それによって、次段の論理回路は有為
な異常信号と判定することができる。又出力端子ＯＵＴ
２から“０”の信号が出力された時に、出力端子ＯＵＴ
３から例えば相補的でない“０”が出力される場合、第
１の論理回路２０−１の出力バッファ１３−２の異常と
判定することができる。
【００１７】図３は次段の論理回路の説明図であり、同
図の（Ａ），（Ｂ）に於いて、プログラム可能論理回路
ＰＡＬ１，ＰＡＬ２とを接続した場合を示し、プログラ
ム可能論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３
は、図２の第１，第２の論理回路２０−１，２０−２の
出力端子ＯＵＴ２，ＯＵＴ３に対応する。又２１は論理
回路、２２はフリップフロップ、２３はインバータ、２
４はナンド回路、２５は異常信号の出力端子、３１は論
理回路、３２はフリップフロップ、３３は反転出力排他
的オア回路、３４はオア回路、３５は異常信号の出力端
子、ＴＴは検査タイミング信号である。
図の（Ａ），（Ｂ）に於いて、プログラム可能論理回路
ＰＡＬ１，ＰＡＬ２とを接続した場合を示し、プログラ
ム可能論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３
は、図２の第１，第２の論理回路２０−１，２０−２の
出力端子ＯＵＴ２，ＯＵＴ３に対応する。又２１は論理
回路、２２はフリップフロップ、２３はインバータ、２
４はナンド回路、２５は異常信号の出力端子、３１は論
理回路、３２はフリップフロップ、３３は反転出力排他
的オア回路、３４はオア回路、３５は異常信号の出力端
子、ＴＴは検査タイミング信号である。
【００１８】図３の（Ａ）に於いては、前段のプログラ
ム可能論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３
からの信号を次段のプログラム可能論理回路ＰＡＬ２の
論理回路２１に加え、その論理回路２１の出力信号をフ
リップフロップ２２のデータ端子Ｄに加え、そのフリッ
プフロップ２２のクロック端子Ｃに検査タイミング信号
ＴＴを加えることになり、論理回路２１は、出力端子Ｏ
ＵＴ２＝“０”，ＯＵＴ３＝“１”の時に、出力信号を
“０”とし、それ以外の条件の時に、出力信号を“１”
とするものである。従って、プログラム可能論理回路Ｐ
ＡＬ１から異常信号が出力されない時は、検査タイミン
グ信号ＴＴによってもフリップフロップ２２はセットさ
れないから、出力端子２５から異常信号は出力されな
い。
ム可能論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３
からの信号を次段のプログラム可能論理回路ＰＡＬ２の
論理回路２１に加え、その論理回路２１の出力信号をフ
リップフロップ２２のデータ端子Ｄに加え、そのフリッ
プフロップ２２のクロック端子Ｃに検査タイミング信号
ＴＴを加えることになり、論理回路２１は、出力端子Ｏ
ＵＴ２＝“０”，ＯＵＴ３＝“１”の時に、出力信号を
“０”とし、それ以外の条件の時に、出力信号を“１”
とするものである。従って、プログラム可能論理回路Ｐ
ＡＬ１から異常信号が出力されない時は、検査タイミン
グ信号ＴＴによってもフリップフロップ２２はセットさ
れないから、出力端子２５から異常信号は出力されな
い。
【００１９】又出力端子ＯＵＴ２から“０”の信号が論
理回路２１に加えられた時に、出力端子ＯＵＴ３から
“０”の信号が論理回路２１に加えられると、論理回路
２１の出力信号は“１”となる。即ち、相補的な信号で
はないことにより、検査タイミング信号ＴＴによってフ
リップフロップ２２がセットされて、出力端子２５から
“１”の異常信号が出力される。この場合、プログラム
可能論理回路ＰＡＬ１の第１の論理回路２０−１の出力
バッファ１３−２の“０”固定障害、或いは第２の論理
回路２０−２の論理積ゲート１１−３又は出力バッファ
１３−３の“０”固定障害と判定することができる。
理回路２１に加えられた時に、出力端子ＯＵＴ３から
“０”の信号が論理回路２１に加えられると、論理回路
２１の出力信号は“１”となる。即ち、相補的な信号で
はないことにより、検査タイミング信号ＴＴによってフ
リップフロップ２２がセットされて、出力端子２５から
“１”の異常信号が出力される。この場合、プログラム
可能論理回路ＰＡＬ１の第１の論理回路２０−１の出力
バッファ１３−２の“０”固定障害、或いは第２の論理
回路２０−２の論理積ゲート１１−３又は出力バッファ
１３−３の“０”固定障害と判定することができる。
【００２０】又プログラム可能論理回路ＰＡＬ１の出力
端子ＯＵＴ２から“１”の異常信号が出力された時、論
理回路２１の出力信号は必ず“１”となる論理であるか
ら、フリップフロップ２２は検査タイミング信号ＴＴに
よりセットされて、出力端子２５から“１”の異常信号
が出力される。従って、プログラム可能論理回路ＰＡＬ
１の第１の論理回路２０−１の論理積ゲート１１−２か
ら“１”の異常信号が出力された時に、出力バッファ１
３−２の“０”固定障害により、“１”の異常信号を出
力できない場合でも、第２の論理回路２０−２の出力信
号が“０”となり、プログラム可能論理回路ＰＡＬ２の
論理回路２１は、前段の論理回路に異常があると判断す
ることができるから、“１”の異常信号を出力端子２５
から出力することができる。
端子ＯＵＴ２から“１”の異常信号が出力された時、論
理回路２１の出力信号は必ず“１”となる論理であるか
ら、フリップフロップ２２は検査タイミング信号ＴＴに
よりセットされて、出力端子２５から“１”の異常信号
が出力される。従って、プログラム可能論理回路ＰＡＬ
１の第１の論理回路２０−１の論理積ゲート１１−２か
ら“１”の異常信号が出力された時に、出力バッファ１
３−２の“０”固定障害により、“１”の異常信号を出
力できない場合でも、第２の論理回路２０−２の出力信
号が“０”となり、プログラム可能論理回路ＰＡＬ２の
論理回路２１は、前段の論理回路に異常があると判断す
ることができるから、“１”の異常信号を出力端子２５
から出力することができる。
【００２１】又図３の（Ｂ）に於いては、プログラム可
能論理回路ＰＡＬ２の論理回路３１は、プログラム可能
論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３の信号
を入力する反転出力排他的オア回路３３から構成され、
それらの信号が相補的でない時に、“１”の信号を出力
してオア回路３４に入力する。又出力端子ＯＵＴ２の信
号はフリップフロップ３２のデータ端子Ｄに入力される
から、出力端子３５からは、出力端子ＯＵＴ２＝
“０”，ＯＵＴ３＝“１”の場合のみ、“０”の信号が
出力され、その他の条件の場合に、“１”の異常信号が
出力される。即ち、前述の（Ａ）の場合と同様に、プロ
グラム可能論理回路ＰＡＬ１が正常で且つ異常信号が出
力されない時のみ、プログラム可能論理回路ＰＡＬ２の
出力端子３５から異常信号が出力されないことになり、
それ以外の異常信号の出力条件の場合に、出力端子３５
から“１”の異常信号が出力されることになる。
能論理回路ＰＡＬ２の論理回路３１は、プログラム可能
論理回路ＰＡＬ１の出力端子ＯＵＴ２，ＯＵＴ３の信号
を入力する反転出力排他的オア回路３３から構成され、
それらの信号が相補的でない時に、“１”の信号を出力
してオア回路３４に入力する。又出力端子ＯＵＴ２の信
号はフリップフロップ３２のデータ端子Ｄに入力される
から、出力端子３５からは、出力端子ＯＵＴ２＝
“０”，ＯＵＴ３＝“１”の場合のみ、“０”の信号が
出力され、その他の条件の場合に、“１”の異常信号が
出力される。即ち、前述の（Ａ）の場合と同様に、プロ
グラム可能論理回路ＰＡＬ１が正常で且つ異常信号が出
力されない時のみ、プログラム可能論理回路ＰＡＬ２の
出力端子３５から異常信号が出力されないことになり、
それ以外の異常信号の出力条件の場合に、出力端子３５
から“１”の異常信号が出力されることになる。
【００２２】又論理回路２１，３１とフリップフロップ
２２，３２との組合せにより、前段のプログラム可能論
理回路ＰＡＬ１の出力信号の異常の有無を判定すること
ができるから、試験回路を内蔵させた場合に相当する。
又図３の（Ａ），（Ｂ）以外の論理構成とすることもで
きるもので、例えば、図３の（Ｂ）に於いて、論理回路
３１の反転出力排他的オア回路３３の代わりにアンド回
路とノア回路とを用い、アンド回路により出力端子ＯＵ
Ｔ２，ＯＵＴ３＝“１”の異常の場合に“１”の信号を
出力し、ノア回路により出力端子ＯＵＴ２，ＯＵＴ３＝
“０”の異常の場合に“１”の信号を出力する構成とす
ることも可能である。
２２，３２との組合せにより、前段のプログラム可能論
理回路ＰＡＬ１の出力信号の異常の有無を判定すること
ができるから、試験回路を内蔵させた場合に相当する。
又図３の（Ａ），（Ｂ）以外の論理構成とすることもで
きるもので、例えば、図３の（Ｂ）に於いて、論理回路
３１の反転出力排他的オア回路３３の代わりにアンド回
路とノア回路とを用い、アンド回路により出力端子ＯＵ
Ｔ２，ＯＵＴ３＝“１”の異常の場合に“１”の信号を
出力し、ノア回路により出力端子ＯＵＴ２，ＯＵＴ３＝
“０”の異常の場合に“１”の信号を出力する構成とす
ることも可能である。
【００２３】
【発明の効果】以上説明したように、本発明は、配線接
続部２によって論理ゲート間を接続して形成した第１の
論理回路３と、複数の論理ゲート１−１〜１−ｎの中の
空き論理ゲートを配線接続部２により接続し、第１の論
理回路３の出力を入力して、それを反転出力する第２の
論理回路４とを形成し、第１，第２の論理回路３，４の
相補的出力信号を次段の論理回路に送出する構成とした
もので、複数のプログラム可能論理回路を縦続接続した
場合に於いても、異常信号を確実に転送することが可能
となり、且つ第１の論理回路３を形成する論理ゲートや
出力バッファ等の異常の場合にも、次段の論理回路では
異常信号を送出することができる。従って、プログラム
可能論理回路の信頼性を向上することができる。
続部２によって論理ゲート間を接続して形成した第１の
論理回路３と、複数の論理ゲート１−１〜１−ｎの中の
空き論理ゲートを配線接続部２により接続し、第１の論
理回路３の出力を入力して、それを反転出力する第２の
論理回路４とを形成し、第１，第２の論理回路３，４の
相補的出力信号を次段の論理回路に送出する構成とした
もので、複数のプログラム可能論理回路を縦続接続した
場合に於いても、異常信号を確実に転送することが可能
となり、且つ第１の論理回路３を形成する論理ゲートや
出力バッファ等の異常の場合にも、次段の論理回路では
異常信号を送出することができる。従って、プログラム
可能論理回路の信頼性を向上することができる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】次段の論理回路の説明図である。
【図４】従来例の説明図である。
【図５】従来例の試験説明図である。
１−１〜１−ｎ 論理ゲート ２ 配線接続部 ３ 第１の論理回路 ４ 第２の論理回路 ５ 論理回路 ６ フリップフロップ ＩＮ１〜ＩＮ３ 入力端子 ＯＵＴ１〜ＯＵＴｎ 出力端子 ＰＡＬ１，ＰＡＬ２ プログラム可能論理回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の論理ゲート（１−１〜１−ｎ）
と、複数の配線をマトリクス状に配置した配線接続部
（２）とを含み、プログラム・データに従って前記論理
ゲート間を前記配線接続部（２）を介して接続するプロ
グラム可能論理回路に於いて、 前記配線接続部（２）により前記論理ゲート間を接続し
て形成した第１の論理回路（３）と、前記複数の論理ゲ
ート（１−１〜１−ｎ）の中の空き論理ゲートを前記配
線接続部（２）により接続し、前記第１の論理回路
（３）の出力を入力して反転出力する第２の論理回路
（４）とを形成し、前記第１の論理回路（３）の出力と
前記第２の論理回路（４）の出力とを次段の論理回路に
送出する構成としたことを特徴とするプログラム可能論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193835A JPH0537358A (ja) | 1991-08-02 | 1991-08-02 | プログラム可能論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193835A JPH0537358A (ja) | 1991-08-02 | 1991-08-02 | プログラム可能論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537358A true JPH0537358A (ja) | 1993-02-12 |
Family
ID=16314531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193835A Withdrawn JPH0537358A (ja) | 1991-08-02 | 1991-08-02 | プログラム可能論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690163B1 (en) | 1999-01-25 | 2004-02-10 | Hitachi, Ltd. | Magnetic sensor |
| CN116394999A (zh) * | 2023-04-21 | 2023-07-07 | 中车青岛四方机车车辆股份有限公司 | 一种列车设备的故障检测装置及列车 |
-
1991
- 1991-08-02 JP JP3193835A patent/JPH0537358A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690163B1 (en) | 1999-01-25 | 2004-02-10 | Hitachi, Ltd. | Magnetic sensor |
| CN116394999A (zh) * | 2023-04-21 | 2023-07-07 | 中车青岛四方机车车辆股份有限公司 | 一种列车设备的故障检测装置及列车 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0254981B1 (en) | Diagnostic circuit | |
| JPH05273311A (ja) | 論理集積回路 | |
| JPH08262115A (ja) | フリップフロップ制御器 | |
| JP4108374B2 (ja) | スキャンフリップフロップ回路，スキャンフリップフロップ回路列，および集積回路装置 | |
| JPS62202537A (ja) | 半導体集積回路装置 | |
| JPH035095B2 (ja) | ||
| JPH0537358A (ja) | プログラム可能論理回路 | |
| JPH0769396B2 (ja) | 半導体集積回路装置 | |
| JPS6123243A (ja) | 論理集積回路 | |
| JP2505032B2 (ja) | 半導体集積回路 | |
| JPS60749A (ja) | 回路素子の品種名識別方法 | |
| KR920008417B1 (ko) | 반도체 집적 장치 | |
| JP2690083B2 (ja) | 半導体集積回路装置 | |
| JPH051161Y2 (ja) | ||
| JPH06112205A (ja) | 半導体集積回路装置 | |
| JPH0311437B2 (ja) | ||
| JPH0879056A (ja) | 論理回路 | |
| JPH03197883A (ja) | 半導体集積回路 | |
| JPS6173075A (ja) | Ｌｓｉ論理状態抽出方式 | |
| JPH0572615B2 (ja) | ||
| JP2565189B2 (ja) | 信号処理回路 | |
| JPH02232577A (ja) | 出力回路 | |
| JP3576029B2 (ja) | 論理回路及びプロセッサ装置 | |
| JPH0448493A (ja) | 半導体集積回路装置 | |
| JPH04195650A (ja) | バス結合回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |