JPH0537381A - ノイズシエーピング回路 - Google Patents
ノイズシエーピング回路Info
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- JPH0537381A JPH0537381A JP3178495A JP17849591A JPH0537381A JP H0537381 A JPH0537381 A JP H0537381A JP 3178495 A JP3178495 A JP 3178495A JP 17849591 A JP17849591 A JP 17849591A JP H0537381 A JPH0537381 A JP H0537381A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/44—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable
- H03M3/446—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime
- H03M3/448—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime by removing part of the zeroes, e.g. using local feedback loops
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
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- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 特性向上と発振防止の両立を図ったノイズシ
ェーピング回路を実現する。 【構成】 係数器（係数α）３０１および３０２をそれ
ぞれ遅延器２０４および２０３の出力と加算器１０３の
入力とのフィードバックループ中に挿入することによ
り、量子化器２１の出力Ｙ（Ｚ）を、積分器１１の入力
をＸ（Ｚ）、量子化誤差をＱとして Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）2 （１−αＺ-1） となるようにする。なお、一般的には、積分器１１の出
力Ａ（Ｚ）を、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ
（Ｚ）｝／Ｆ（Ｚ） Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1）、…、
（１−ｋn Ｚ-1） ０≦ｋ1 、ｋ2 、…、ｋn ≦１の実数 となるように構成する。
ェーピング回路を実現する。 【構成】 係数器（係数α）３０１および３０２をそれ
ぞれ遅延器２０４および２０３の出力と加算器１０３の
入力とのフィードバックループ中に挿入することによ
り、量子化器２１の出力Ｙ（Ｚ）を、積分器１１の入力
をＸ（Ｚ）、量子化誤差をＱとして Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）2 （１−αＺ-1） となるようにする。なお、一般的には、積分器１１の出
力Ａ（Ｚ）を、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ
（Ｚ）｝／Ｆ（Ｚ） Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1）、…、
（１−ｋn Ｚ-1） ０≦ｋ1 、ｋ2 、…、ｋn ≦１の実数 となるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオ分野におけ
るディジタルアナログ変換器、アナログディジタル変換
器に使用するノイズシェーピング回路に利用する。
るディジタルアナログ変換器、アナログディジタル変換
器に使用するノイズシェーピング回路に利用する。
【０００２】
【従来の技術】図６は第一従来例を示す回路図である。
本第一従来例は、加算器１１５〜１１６と遅延器２２３
〜２２６とを含む積分器１６と、量子化器２６とを備え
ている。本第一従来例は３次のノイズシェーピング回路
であり、積分器１６は３次の積分器となっている。
本第一従来例は、加算器１１５〜１１６と遅延器２２３
〜２２６とを含む積分器１６と、量子化器２６とを備え
ている。本第一従来例は３次のノイズシェーピング回路
であり、積分器１６は３次の積分器となっている。
【０００３】ここで、入力をＸ（Ｚ）および出力をＹ
（Ｚ）とすると、積分器１６の出力Ａ（Ｚ）は、 Ａ（Ｚ） ＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）3 −Ｙ（Ｚ）｝／（１−Ｚ-1）3 …（１） で表される。量子化器２６ではこの積分器１６の出力を
量子化するが、量子化誤差Ｑが入ってしまう。従って出
力Ｙ（Ｚ）と出力Ａ（Ｚ）との間には、 Ｙ（Ｚ）＝Ａ（Ｚ）＋Ｑ …（２） の関係がある。従って、式（１）と式（２）より出力Ｙ
（Ｚ）は、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）3 …（３） となる（湯川、「オーバサンプリング方式のＡ−Ｄ／Ｄ
−Ａ変換技術」日経エレクトロニクス１９８８年７月２
５日号参照）。
（Ｚ）とすると、積分器１６の出力Ａ（Ｚ）は、 Ａ（Ｚ） ＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）3 −Ｙ（Ｚ）｝／（１−Ｚ-1）3 …（１） で表される。量子化器２６ではこの積分器１６の出力を
量子化するが、量子化誤差Ｑが入ってしまう。従って出
力Ｙ（Ｚ）と出力Ａ（Ｚ）との間には、 Ｙ（Ｚ）＝Ａ（Ｚ）＋Ｑ …（２） の関係がある。従って、式（１）と式（２）より出力Ｙ
（Ｚ）は、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）3 …（３） となる（湯川、「オーバサンプリング方式のＡ−Ｄ／Ｄ
−Ａ変換技術」日経エレクトロニクス１９８８年７月２
５日号参照）。
【０００４】通常量子化誤差Ｑは全ての周波数に均一に
存在するが、式（３）のように低い周波数では少なく、
高い周波数では高くすることにより、本来必要な低域の
周波数成分における特性を良くするのがノイズシェーピ
ングの原理である。従って、この特性を急峻にするため
には積分器の特性を良くすることが必要となり、図６で
は３次積分となっているが４次、５次とすることによ
り、より良い特性となる。
存在するが、式（３）のように低い周波数では少なく、
高い周波数では高くすることにより、本来必要な低域の
周波数成分における特性を良くするのがノイズシェーピ
ングの原理である。従って、この特性を急峻にするため
には積分器の特性を良くすることが必要となり、図６で
は３次積分となっているが４次、５次とすることによ
り、より良い特性となる。
【０００５】ところが、実際の動作では積分器の次数を
上げていくと、積分器が発振してしまうという状態とな
る。これは積分器の出力が入力とは無関係に非常に大き
な値になってしまうことであり、実際の動作では量子化
誤差が全ての周波数に均一でない等の理由による。
上げていくと、積分器が発振してしまうという状態とな
る。これは積分器の出力が入力とは無関係に非常に大き
な値になってしまうことであり、実際の動作では量子化
誤差が全ての周波数に均一でない等の理由による。
【０００６】これに対し考案されたのが図７に第二従来
例として示したノイズシェーピング回路である。本第二
従来例は、積分器１７と量子化器２７とを備え、積分器
１７は、加算器１１８〜１２１と、遅延器２２７〜２３
０と、係数器３２０、３２１と、リミッタ４０１とを含
んでいる。本第二従来例の特徴は、１次積分の結果と２
次積分の結果に係数α（通常は１／４程度）、３次積分
の結果に係数β（通常は１／８程度）を掛け合わせたも
のを加え積分結果としている点にあり、これにより３次
積分が発振状態となったときにもその影響を小さくしよ
うとするものである。（黒田、「スタガード・デルタ・
シグマ形 １ｂｉｔ ＡＤＣ／ＤＡＣのシミュレーショ
ンと実験・実測・波形観測」ラジオ技術１９８９年２月
号参照）。
例として示したノイズシェーピング回路である。本第二
従来例は、積分器１７と量子化器２７とを備え、積分器
１７は、加算器１１８〜１２１と、遅延器２２７〜２３
０と、係数器３２０、３２１と、リミッタ４０１とを含
んでいる。本第二従来例の特徴は、１次積分の結果と２
次積分の結果に係数α（通常は１／４程度）、３次積分
の結果に係数β（通常は１／８程度）を掛け合わせたも
のを加え積分結果としている点にあり、これにより３次
積分が発振状態となったときにもその影響を小さくしよ
うとするものである。（黒田、「スタガード・デルタ・
シグマ形 １ｂｉｔ ＡＤＣ／ＤＡＣのシミュレーショ
ンと実験・実測・波形観測」ラジオ技術１９８９年２月
号参照）。
【０００７】図８は第三従来例を示す回路図である。本
第三従来例は、積分器１８と量子化器２８とを備え、積
分器１８は、加算器１２２と、遅延器２３１および２３
２と、係数器５０１〜５０３とを含んでいる。
第三従来例は、積分器１８と量子化器２８とを備え、積
分器１８は、加算器１２２と、遅延器２３１および２３
２と、係数器５０１〜５０３とを含んでいる。
【０００８】本第三従来例の特徴は、積分器１８の出力
Ａ（Ｚ）を、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）（１−αＺ-1）（１−βＺ-1） −Ｙ（Ｚ）｝／｛（１−Ｚ-1）（１−αＺ-1）（１−βＺ-1）｝ …（５） （αとβはＺ平面の単位円周上にあり、αとβは共役複
素数である。）とすることにより、積分器１８の極をＺ
軸のＺ＝１の点から単位円上に少しずらし、可聴帯域の
ノイズを少しでも減らそうというものである。（黒田、
「３ｆs 対応の１ｂｉｔ ＤＡプロセッサを設計・製作
・測定して音を出す」ラジオ技術、１９９０年５月号参
照）。
Ａ（Ｚ）を、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）（１−αＺ-1）（１−βＺ-1） −Ｙ（Ｚ）｝／｛（１−Ｚ-1）（１−αＺ-1）（１−βＺ-1）｝ …（５） （αとβはＺ平面の単位円周上にあり、αとβは共役複
素数である。）とすることにより、積分器１８の極をＺ
軸のＺ＝１の点から単位円上に少しずらし、可聴帯域の
ノイズを少しでも減らそうというものである。（黒田、
「３ｆs 対応の１ｂｉｔ ＤＡプロセッサを設計・製作
・測定して音を出す」ラジオ技術、１９９０年５月号参
照）。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来のノイズシェーピング回路では、特性を良くするた
めに積分器の次数を上げようとすると発振してしまう欠
点があった。そして、これらの欠点を除去するために、
通常は量子化器の量子化ビット精度を上げるということ
が行われる。ところが量子化ビット精度を上げたために
出力回路が複雑になると同時に出力回路に高い周波数ク
ロックが必要となる新たな欠点が発生した。
従来のノイズシェーピング回路では、特性を良くするた
めに積分器の次数を上げようとすると発振してしまう欠
点があった。そして、これらの欠点を除去するために、
通常は量子化器の量子化ビット精度を上げるということ
が行われる。ところが量子化ビット精度を上げたために
出力回路が複雑になると同時に出力回路に高い周波数ク
ロックが必要となる新たな欠点が発生した。
【００１０】一方、図７に示した第二従来例は、３次積
分された値も積分結果に入ってくるので全体として３次
となるが、係数βを掛けているため特性が悪くなると同
時に、３次積分で発振が発生するため設けられたリミッ
タが働くと全く２次の特性となってしまう欠点があっ
た。また、図８に示した第三従来例は、可聴帯域での特
性は多少良くなるが、発振に関しては第一および第二従
来例と同様であった。
分された値も積分結果に入ってくるので全体として３次
となるが、係数βを掛けているため特性が悪くなると同
時に、３次積分で発振が発生するため設けられたリミッ
タが働くと全く２次の特性となってしまう欠点があっ
た。また、図８に示した第三従来例は、可聴帯域での特
性は多少良くなるが、発振に関しては第一および第二従
来例と同様であった。
【００１１】本発明の目的は、前記の欠点を除去するこ
とにより、性能向上と発振防止の両立を図ったノイズシ
ェーピング回路を提供することにある。
とにより、性能向上と発振防止の両立を図ったノイズシ
ェーピング回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、積分器と量子
化器とを備え、前記積分器の第一入力にデータ入力Ｘ
（Ｚ）が入力され前記積分器の出力Ａ（Ｚ）が前記量子
化器に入力され、前記量子化器の出力Ｙ（Ｚ）が出力回
路に出力されるとともに前記積分器の第二入力に入力さ
れる構成のノイズシェーピング回路において、前記積分
器の周波数特性における出力Ａ（Ｚ）が、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） ただし、Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1）…（１−ｋn Ｚ-1） ｋ1 、ｋ2 、…、ｋn は ０≦ｋ1 、ｋ2 、…、ｋn ≦１の実数 を満足することを特徴とする。
化器とを備え、前記積分器の第一入力にデータ入力Ｘ
（Ｚ）が入力され前記積分器の出力Ａ（Ｚ）が前記量子
化器に入力され、前記量子化器の出力Ｙ（Ｚ）が出力回
路に出力されるとともに前記積分器の第二入力に入力さ
れる構成のノイズシェーピング回路において、前記積分
器の周波数特性における出力Ａ（Ｚ）が、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） ただし、Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1）…（１−ｋn Ｚ-1） ｋ1 、ｋ2 、…、ｋn は ０≦ｋ1 、ｋ2 、…、ｋn ≦１の実数 を満足することを特徴とする。
【００１３】
【作用】積分器の出力Ａ（Ｚ）は、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） …（６） で表され、出力Ｙ（Ｚ）と出力Ａ（Ｚ）の間には Ｙ（Ｚ）＝Ａ（Ｚ）＋Ｑ …（２） の関係がある。
【００１４】従って、式（２）および式（６）より、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｆ（Ｚ）・Ｑ …（７） ＝Ｘ（Ｚ）＋（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-2）、…、（１−ｋn Ｚ-1） …（８） が得られる。
【００１５】すなわち、式（７）および式（８）から明
らかなように、この場合における量子化誤差Ｑは、軽減
係数に対応して軽減される。そして、この特性は、積分
器のフィードバックループ中に係数器を挿入することで
実現され、回路の発振防止にも役に立つ、これにより、
性能向上と発振防止の両立を図ることが可能となる。
らかなように、この場合における量子化誤差Ｑは、軽減
係数に対応して軽減される。そして、この特性は、積分
器のフィードバックループ中に係数器を挿入することで
実現され、回路の発振防止にも役に立つ、これにより、
性能向上と発振防止の両立を図ることが可能となる。
【００１６】なお、図６に示される従来のノイズシェー
ピング回路は、積分器の極は、あくまでＺ平面の単位円
周上にあるのに対し、本発明のノイズシェーピング回路
では、Ｚ平面の実軸上ゼロから１の間にある点が大きく
異なる。
ピング回路は、積分器の極は、あくまでＺ平面の単位円
周上にあるのに対し、本発明のノイズシェーピング回路
では、Ｚ平面の実軸上ゼロから１の間にある点が大きく
異なる。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、積分器１１と量子化器２１とを
備え、積分器１１は加算器１０１〜１０３と、遅延器２
０１〜２０４と、係数器３０１および３０２とを含んで
いる。そして、積分器１１の第一入力である加算器１０
１の入力にはデータ入力Ｘ（Ｚ）が入力され、その出力
Ａ（Ｚ）が量子化器２１に入力され、量子化器２１の出
力Ｙ（Ｚ）は図外の出力回路に対して出力されるととも
に、積分器１１の第二入力である遅延器２０４の入力に
入力される。
ある。本第一実施例は、積分器１１と量子化器２１とを
備え、積分器１１は加算器１０１〜１０３と、遅延器２
０１〜２０４と、係数器３０１および３０２とを含んで
いる。そして、積分器１１の第一入力である加算器１０
１の入力にはデータ入力Ｘ（Ｚ）が入力され、その出力
Ａ（Ｚ）が量子化器２１に入力され、量子化器２１の出
力Ｙ（Ｚ）は図外の出力回路に対して出力されるととも
に、積分器１１の第二入力である遅延器２０４の入力に
入力される。
【００１９】そして、本発明の特徴とするところの、係
数器（係数α）３０１は、遅延器２０４の出力と加算器
１０３の一つの入力間のフィードバックループに挿入さ
れ、係数器（係数α）３０２は、遅延器２０３の出力と
加算器１０３の他の一つの入力間のフィードバックルー
プに挿入される。
数器（係数α）３０１は、遅延器２０４の出力と加算器
１０３の一つの入力間のフィードバックループに挿入さ
れ、係数器（係数α）３０２は、遅延器２０３の出力と
加算器１０３の他の一つの入力間のフィードバックルー
プに挿入される。
【００２０】本第一実施例の積分器１１の出力Ａ（Ｚ）
は、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）2 （１−αＺ-1）−Ｙ（Ｚ）｝ ／（１−Ｚ-1）2 （１−αＺ-1） …（９） となり、３次積分である。ここで、αは０≦α≦１の実
数である。
は、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）（１−Ｚ-1）2 （１−αＺ-1）−Ｙ（Ｚ）｝ ／（１−Ｚ-1）2 （１−αＺ-1） …（９） となり、３次積分である。ここで、αは０≦α≦１の実
数である。
【００２１】従って、出力Ｙ（Ｚ）は（８）式より、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）2 （１−αＺ-1） …（１０） となる。このように本第一実施例は、積分器１１のフィ
ードバックループ中に係数αを挿入したので、これによ
り積分器１１の発振を抑えると同時に特性も良くなる。
また、この係数αは、０≦α≦１の範囲の実数であり、
αがゼロに近づくに従って２次に近い特性、αが１に近
づくと３次に近い特性を示す。しかし、係数αが３次積
分のフィードバックループ中に挿入されているため、発
振は起こりにくくなる。またそのために量子化器２１の
ビット精度も低くてすむことになる。
ードバックループ中に係数αを挿入したので、これによ
り積分器１１の発振を抑えると同時に特性も良くなる。
また、この係数αは、０≦α≦１の範囲の実数であり、
αがゼロに近づくに従って２次に近い特性、αが１に近
づくと３次に近い特性を示す。しかし、係数αが３次積
分のフィードバックループ中に挿入されているため、発
振は起こりにくくなる。またそのために量子化器２１の
ビット精度も低くてすむことになる。
【００２２】図９は従来例の２次および３次の積分器と
本第一実施例の積分器１１との周波数特性を示したもの
である。なお、オーバサンプリング比（本来のサンプリ
ング周波数とノイズシェーピングに必要な周波数の比）
は６４としてある。また、図１０は図９における低周波
領域の周波数成分を拡大したものである。
本第一実施例の積分器１１との周波数特性を示したもの
である。なお、オーバサンプリング比（本来のサンプリ
ング周波数とノイズシェーピングに必要な周波数の比）
は６４としてある。また、図１０は図９における低周波
領域の周波数成分を拡大したものである。
【００２３】これらの図から本第一実施例（ここではα
＝０．５とし、Ｆ（Ｚ）＝（１−Ｚ-1）2 （１−０．５
Ｚ-1）としている。）は、従来の３次と２次ノイズシェ
ーピング特性の中間にあることが分かる。
＝０．５とし、Ｆ（Ｚ）＝（１−Ｚ-1）2 （１−０．５
Ｚ-1）としている。）は、従来の３次と２次ノイズシェ
ーピング特性の中間にあることが分かる。
【００２４】図２は本発明の第二実施例を示す回路図で
ある。本第二実施例は、積分器１２と量子化器２２とを
備え、積分器１２は、加算器１０４〜１０６と、遅延器
２０５〜２１０と、係数器３０３〜３０８とを含んでい
る。
ある。本第二実施例は、積分器１２と量子化器２２とを
備え、積分器１２は、加算器１０４〜１０６と、遅延器
２０５〜２１０と、係数器３０３〜３０８とを含んでい
る。
【００２５】そして、本発明の特徴とするところの、係
数器（係数ａ）３０３は遅延器２０７の出力と加算器１
０６の一方の入力間に挿入され、係数器（係数ａ）３０
４は遅延器２１０の出力と加算器１０６の他方の入力間
に挿入される。同様に、係数器（係数ｂ）３０５および
３０６はそれぞれ遅延器２０６および２０９の出力と加
算器１０５の入力間に挿入され、係数器（係数ｃ）３０
７および３０８はそれぞれ遅延器２０５および２０８の
出力と加算器１０４の入力間に挿入される。
数器（係数ａ）３０３は遅延器２０７の出力と加算器１
０６の一方の入力間に挿入され、係数器（係数ａ）３０
４は遅延器２１０の出力と加算器１０６の他方の入力間
に挿入される。同様に、係数器（係数ｂ）３０５および
３０６はそれぞれ遅延器２０６および２０９の出力と加
算器１０５の入力間に挿入され、係数器（係数ｃ）３０
７および３０８はそれぞれ遅延器２０５および２０８の
出力と加算器１０４の入力間に挿入される。
【００２６】本第二実施例は、図１の第一実施例を別の
形で構成したものである。この場合、係数ａ、ｂおよび
ｃを、
形で構成したものである。この場合、係数ａ、ｂおよび
ｃを、
【００２７】
【数１】 とすることにより、全く同様な特性が得られる。
【００２８】図３は本発明の第三実施例を示す回路図で
ある。本第三実施例は、積分器１３と量子化器２３とを
備えている。そして、積分器１３は、加算器１０７およ
び１０８と、遅延器２１１〜２１３と、係数器３０９〜
３１１とを含んでいる。
ある。本第三実施例は、積分器１３と量子化器２３とを
備えている。そして、積分器１３は、加算器１０７およ
び１０８と、遅延器２１１〜２１３と、係数器３０９〜
３１１とを含んでいる。
【００２９】そして、本発明の特徴とするところの、係
数器（係数ａ）３０９、（係数ｂ）３１０および（係数
ｃ）３１１は、それぞれ遅延器２１３、２１２および２
１１の出力と加算器１０７の入力間に挿入される。
数器（係数ａ）３０９、（係数ｂ）３１０および（係数
ｃ）３１１は、それぞれ遅延器２１３、２１２および２
１１の出力と加算器１０７の入力間に挿入される。
【００３０】本第三実施例も第二実施例と同様に図１の
第一実施例を別の形で構成したものである。この場合
は、係数ａ、ｂおよびｃを、式（１１）で示すようにと
ることにより、全く同様な特性が得られる。
第一実施例を別の形で構成したものである。この場合
は、係数ａ、ｂおよびｃを、式（１１）で示すようにと
ることにより、全く同様な特性が得られる。
【００３１】図４は本発明の第四実施例を示す回路図で
ある。本第四実施例は、積分器１４と量子化器２４とを
備え、積分器１４は、加算器１０９〜１１２と、遅延回
路２１４〜２１８と、係数器３１２〜３１５とを含んで
いる。
ある。本第四実施例は、積分器１４と量子化器２４とを
備え、積分器１４は、加算器１０９〜１１２と、遅延回
路２１４〜２１８と、係数器３１２〜３１５とを含んで
いる。
【００３２】そして、本発明の特徴とするところの、係
数器（係数α）３１２および３１３は、それぞれ遅延器
２１８および２１６の出力と加算器１１１の入力間に挿
入され、係数器（係数β）３１４および３１５は、それ
ぞれ遅延器２１８および２１７の出力と加算器１１２の
入力間に挿入される。本第四実施例は３次および４次の
フィードバックループにそれぞれ係数αおよびβを掛け
たものである。このために、積分器１４の特性のうち式
（６）中のＦ（Ｚ）は、 Ｆ（Ｚ）＝（１−Ｚ-1）2 （１−αＺ-1）（１−βＺ-1） …（１２） となり、最終的な出力Ｙ（Ｚ）も、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）2 （１−αＺ-1）（１−βＺ-1） …（１３） と４次のノイズシェーピングとなる。
数器（係数α）３１２および３１３は、それぞれ遅延器
２１８および２１６の出力と加算器１１１の入力間に挿
入され、係数器（係数β）３１４および３１５は、それ
ぞれ遅延器２１８および２１７の出力と加算器１１２の
入力間に挿入される。本第四実施例は３次および４次の
フィードバックループにそれぞれ係数αおよびβを掛け
たものである。このために、積分器１４の特性のうち式
（６）中のＦ（Ｚ）は、 Ｆ（Ｚ）＝（１−Ｚ-1）2 （１−αＺ-1）（１−βＺ-1） …（１２） となり、最終的な出力Ｙ（Ｚ）も、 Ｙ（Ｚ）＝Ｘ（Ｚ）＋Ｑ（１−Ｚ-1）2 （１−αＺ-1）（１−βＺ-1） …（１３） と４次のノイズシェーピングとなる。
【００３３】図５は本発明の第五実施例を示す回路図で
ある。本第五実施例は、積分器１５と量子化器２５とを
備え、積分器１５は、加算器１１３および１１４と、遅
延器２１９〜２２２と、係数器３１６〜３１９とを含ん
でいる。
ある。本第五実施例は、積分器１５と量子化器２５とを
備え、積分器１５は、加算器１１３および１１４と、遅
延器２１９〜２２２と、係数器３１６〜３１９とを含ん
でいる。
【００３４】そして、本発明の特徴とするところの、係
数器（係数ａ）３１６、（係数ｂ）３１７、（係数ｃ）
３１８および（係数ｄ）３１９は、それぞれ遅延器２２
２、２２１、２２０および２１９の出力と加算器１１３
の入力間に挿入される。
数器（係数ａ）３１６、（係数ｂ）３１７、（係数ｃ）
３１８および（係数ｄ）３１９は、それぞれ遅延器２２
２、２２１、２２０および２１９の出力と加算器１１３
の入力間に挿入される。
【００３５】本第五実施例は図４の第四実施例を別の形
で構成したものである。この場合、係数ａ、ｂ、ｃおよ
びｄを、
で構成したものである。この場合、係数ａ、ｂ、ｃおよ
びｄを、
【００３６】
【数２】 とすることにより、第四実施例と同様な特性となる。
【００３７】以上、説明したように、積分器の詳細構成
は様々考えられるが、式（６）に示されるような特性を
示す積分器であればよい。
は様々考えられるが、式（６）に示されるような特性を
示す積分器であればよい。
【００３８】
【発明の効果】以上説明したように、本発明は、ノイズ
シェーピング回路に使用される積分器の特性を Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1） … （１−ｋn Ｚ-1） ｋ1 、ｋ2 、ｋ3 、…、ｋn は ０≦ｋ1 、ｋ2 、ｋ3 、…、ｋn ≦１の実数 とすることにより、オーディオ帯域における特性を良く
すると同時に、どんな入力信号に対しても発振しにくい
効果がある。
シェーピング回路に使用される積分器の特性を Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1） … （１−ｋn Ｚ-1） ｋ1 、ｋ2 、ｋ3 、…、ｋn は ０≦ｋ1 、ｋ2 、ｋ3 、…、ｋn ≦１の実数 とすることにより、オーディオ帯域における特性を良く
すると同時に、どんな入力信号に対しても発振しにくい
効果がある。
【図１】本発明の第一実施例を示す回路図。
【図２】本発明の第二実施例を示す回路図。
【図３】本発明の第三実施例を示す回路図。
【図４】本発明の第四実施例を示す回路図。
【図５】本発明の第五実施例を示す回路図。
【図６】第一従来例を示す回路図。
【図７】第二従来例を示す回路図。
【図８】第三従来例を示す回路図。
【図９】実施例と従来例を比較して示した特性図。
【図１０】図９の一部を拡大して示した特性図。
１１〜１８ 積分回路 ２１〜２８ 量子化器 １０１〜１２２ 加算器 ２０１〜２３２ 遅延器 ３０１〜３２１、５０１〜５０３ 係数器 ４０１ リミッタ Ｘ 入力 Ｙ 出力
Claims (1)
- 【特許請求の範囲】 【請求項１】 積分器と量子化器とを備え、前記積分器
の第一入力にデータ入力Ｘ（Ｚ）が入力され前記積分器
の出力Ａ（Ｚ）が前記量子化器に入力され、前記量子化
器の出力Ｙ（Ｚ）が出力回路に出力されるとともに前記
積分器の第二入力に入力される構成のノイズシェーピン
グ回路において、 前記積分器の周波数特性における出力Ａ（Ｚ）が、 Ａ（Ｚ）＝｛Ｘ（Ｚ）＋Ｙ（Ｚ）・Ｆ（Ｚ）−Ｙ（Ｚ）｝／Ｆ（Ｚ） ただし、Ｆ（Ｚ）＝（１−ｋ1 Ｚ-1）（１−ｋ2 Ｚ-1）…（１−ｋn Ｚ-1） ｋ1 、ｋ2 、…、ｋn は ０≦ｋ1 、ｋ2 、…、ｋn ≦１の実数 を満足することを特徴とするノイズシェーピング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178495A JPH0537381A (ja) | 1991-07-18 | 1991-07-18 | ノイズシエーピング回路 |
| US07/914,318 US5278559A (en) | 1991-07-18 | 1992-07-17 | Noise shaping circuit having plural feedback coefficient multipliers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178495A JPH0537381A (ja) | 1991-07-18 | 1991-07-18 | ノイズシエーピング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537381A true JPH0537381A (ja) | 1993-02-12 |
Family
ID=16049455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178495A Pending JPH0537381A (ja) | 1991-07-18 | 1991-07-18 | ノイズシエーピング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278559A (ja) |
| JP (1) | JPH0537381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014502801A (ja) * | 2010-12-08 | 2014-02-03 | 日本テキサス・インスツルメンツ株式会社 | 多数のフィードバックパスを備えるシグマデルタ二乗差ｒｍｓ−ｄｃコンバータ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162312A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | ノイズシェイパ |
| US5736950A (en) * | 1995-01-31 | 1998-04-07 | The United States Of America As Represented By The Secretary Of The Navy | Sigma-delta modulator with tunable signal passband |
| JPH1127151A (ja) * | 1997-07-02 | 1999-01-29 | Sony Corp | シグマデルタ変調器 |
| DE19851637A1 (de) * | 1998-11-10 | 2000-05-11 | Bosch Gmbh Robert | Sigma-Delta-Modulator und Verfahren zur Unterdrückung eines Quantisierungsfehlers in einem Sigma-Delta-Modulator |
| US7038606B2 (en) * | 2002-10-29 | 2006-05-02 | Sharp Kabushiki Kaisha | Digital signal processing device and audio signal reproduction device |
| DE102005057768B4 (de) * | 2005-12-02 | 2012-01-12 | Xignal Technologies Ag | Zeitkontinuierlicher Delta-Sigma-Analog-Digital-Wandler |
| JP5944351B2 (ja) * | 2013-07-05 | 2016-07-05 | 株式会社東芝 | デルタシグマ変調器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4017849A (en) * | 1975-08-28 | 1977-04-12 | Bell Telephone Laboratories, Incorporated | Apparatus for analog to digital conversion |
| FR2462062A1 (fr) * | 1979-07-20 | 1981-02-06 | Petit Jean P | Codeur delta sigma a double integration analogique et codeur delta sigma a double integration numerique |
| GB8507903D0 (en) * | 1985-03-26 | 1985-05-01 | Tomlinson M | Noise-reduction signal processing arrangement |
| JP3033162B2 (ja) * | 1990-09-20 | 2000-04-17 | ソニー株式会社 | ノイズシェーピング回路 |
| WO1992010037A1 (en) * | 1990-11-27 | 1992-06-11 | Jacobs Gordon M | Digital data converter |
| US5144308A (en) * | 1991-05-21 | 1992-09-01 | At&T Bell Laboratories | Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither |
-
1991
- 1991-07-18 JP JP3178495A patent/JPH0537381A/ja active Pending
-
1992
- 1992-07-17 US US07/914,318 patent/US5278559A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014502801A (ja) * | 2010-12-08 | 2014-02-03 | 日本テキサス・インスツルメンツ株式会社 | 多数のフィードバックパスを備えるシグマデルタ二乗差ｒｍｓ−ｄｃコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5278559A (en) | 1994-01-11 |
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