JPH1127151A - シグマデルタ変調器 - Google Patents
シグマデルタ変調器Info
- Publication number
- JPH1127151A JPH1127151A JP9177469A JP17746997A JPH1127151A JP H1127151 A JPH1127151 A JP H1127151A JP 9177469 A JP9177469 A JP 9177469A JP 17746997 A JP17746997 A JP 17746997A JP H1127151 A JPH1127151 A JP H1127151A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sigma
- delta modulator
- output
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting
- H03M3/482—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size
- H03M3/484—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the quantisation step size by adapting the gain of the feedback signal, e.g. by adapting the reference values of the digital/analogue converter in the feedback path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/488—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control
- H03M3/49—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 小規模かつ簡単な構成で、振幅調整機能を備
えたシグマデルタ変調器を実現する。 【解決手段】 ＲＯＭ２４は遅延器２３からの遅延信号
Ｓ２３のレベルおよび振幅制御信号ＳPAにより設定され
た振幅パラメータに応じて、変換信号Ｓ２４の振幅を制
御する。減算器２０は入力信号ＳINと変換信号Ｓ２４と
の減算結果Ｓ２０を出力し、積算回路２１により積算信
号Ｓ２１を生成し、二値比較器２２に入力する。二値比
較器２２では、積算信号Ｓ２１と所定の基準値とを比較
し、比較結果に応じてシグマデルタ変調器の出力信号Ｓ
OUT を出力する。さらに、出力信号ＳOUT を遅延器２３
にも出力し、遅延器２３は入力信号に対して、例えば、
１サンプル周期分の遅延時間を与えた遅延信号Ｓ２３を
発生し、ＲＯＭ２４に入力するので、振幅パラメータを
設定することで出力信号ＳOUT の振幅を制御できる。
えたシグマデルタ変調器を実現する。 【解決手段】 ＲＯＭ２４は遅延器２３からの遅延信号
Ｓ２３のレベルおよび振幅制御信号ＳPAにより設定され
た振幅パラメータに応じて、変換信号Ｓ２４の振幅を制
御する。減算器２０は入力信号ＳINと変換信号Ｓ２４と
の減算結果Ｓ２０を出力し、積算回路２１により積算信
号Ｓ２１を生成し、二値比較器２２に入力する。二値比
較器２２では、積算信号Ｓ２１と所定の基準値とを比較
し、比較結果に応じてシグマデルタ変調器の出力信号Ｓ
OUT を出力する。さらに、出力信号ＳOUT を遅延器２３
にも出力し、遅延器２３は入力信号に対して、例えば、
１サンプル周期分の遅延時間を与えた遅延信号Ｓ２３を
発生し、ＲＯＭ２４に入力するので、振幅パラメータを
設定することで出力信号ＳOUT の振幅を制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換器およ
びＤ／Ａ変換器などに用いられるシグマデルタ（ΣΔ）
変調器に関するものである。
びＤ／Ａ変換器などに用いられるシグマデルタ（ΣΔ）
変調器に関するものである。
【０００２】
【従来の技術】オーディオや通信などの分野で使用され
ているＡ／Ｄ変換器，Ｄ／Ａ変換器および信号伝送装置
は、例えば、シグマデルタ変調器を用いて構成されるこ
とがある。図７は、一般的なシグマデルタ変調器の構成
図である。図７に示すように、シグマデルタ変調器は、
減算器１０、積算器１１、二値比較器１２、遅延器１３
および定数乗算器１４で構成される。シグマデルタ変調
器は、全体としてディジタル入力信号ＳINを出力信号Ｓ
OUT に変換することにより、Ｄ／Ａ変換器として機能す
る。減算器１０、積算器１１および二値比較器１２は、
ディジタル方式の演算器である。減算器１０は、入力信
号ＳINから変換信号Ｓ１４を減算した減算信号Ｓ１０を
積算器１１に出力する。積算器１１は、減算器１０から
の減算信号Ｓ１０を１サンプル周期毎に積算した積算信
号Ｓ１１を二値比較器１２に出力する。
ているＡ／Ｄ変換器，Ｄ／Ａ変換器および信号伝送装置
は、例えば、シグマデルタ変調器を用いて構成されるこ
とがある。図７は、一般的なシグマデルタ変調器の構成
図である。図７に示すように、シグマデルタ変調器は、
減算器１０、積算器１１、二値比較器１２、遅延器１３
および定数乗算器１４で構成される。シグマデルタ変調
器は、全体としてディジタル入力信号ＳINを出力信号Ｓ
OUT に変換することにより、Ｄ／Ａ変換器として機能す
る。減算器１０、積算器１１および二値比較器１２は、
ディジタル方式の演算器である。減算器１０は、入力信
号ＳINから変換信号Ｓ１４を減算した減算信号Ｓ１０を
積算器１１に出力する。積算器１１は、減算器１０から
の減算信号Ｓ１０を１サンプル周期毎に積算した積算信
号Ｓ１１を二値比較器１２に出力する。
【０００３】二値比較器１２は、積算信号Ｓ１１を所定
の基準値と比較して、所定の基準値より積算信号Ｓ１１
の方が大きければ「＋１」、それ以外の場合「−１」を
出力する。出力信号ＳOUT はこの値をそのまま出力す
る。遅延器１３は、「＋１」または「−１」である出力
信号ＳOUT を、１サンプル周期だけ遅延させた遅延信号
Ｓ１３を定数乗算器１４に出力する。定数乗算器１４
は、遅延器１３からの遅延信号Ｓ１３に対して定数Δを
乗ずるものである。この結果、遅延信号Ｓ１３が「＋
１」のときには変換信号Ｓ１４には「＋Δ」が、遅延信
号Ｓ１３が「−１」のときには変換信号Ｓ１４に「−
Δ」が出力される。
の基準値と比較して、所定の基準値より積算信号Ｓ１１
の方が大きければ「＋１」、それ以外の場合「−１」を
出力する。出力信号ＳOUT はこの値をそのまま出力す
る。遅延器１３は、「＋１」または「−１」である出力
信号ＳOUT を、１サンプル周期だけ遅延させた遅延信号
Ｓ１３を定数乗算器１４に出力する。定数乗算器１４
は、遅延器１３からの遅延信号Ｓ１３に対して定数Δを
乗ずるものである。この結果、遅延信号Ｓ１３が「＋
１」のときには変換信号Ｓ１４には「＋Δ」が、遅延信
号Ｓ１３が「−１」のときには変換信号Ｓ１４に「−
Δ」が出力される。
【０００４】図７に示すシグマデルタ変調器によれば、
出力信号ＳOUT はディジタル入力信号ＳINを＋１または
−１の出力をもって近似したものとなっている。これ
は、ディジタル入力信号ＳINに低周波領域で少なく高周
波領域で多い量子化誤差を付加したアナログ信号とみな
せるため、出力信号ＳOUT をアナログ的なローパスフィ
ルタを通すことにより、全体としてはＤ／Ａ変換器とし
て動作するものである。なお、図７には一次のシグマデ
ルタ変調器を例示したが、二次以上の高次のシグマデル
タ変調器の場合は、図７の減算器１０および積算器１１
の部分をより高次の線型な伝達関数を持つ回路に置き換
えただけのものであり、基本的な動作原理は同じであ
る。
出力信号ＳOUT はディジタル入力信号ＳINを＋１または
−１の出力をもって近似したものとなっている。これ
は、ディジタル入力信号ＳINに低周波領域で少なく高周
波領域で多い量子化誤差を付加したアナログ信号とみな
せるため、出力信号ＳOUT をアナログ的なローパスフィ
ルタを通すことにより、全体としてはＤ／Ａ変換器とし
て動作するものである。なお、図７には一次のシグマデ
ルタ変調器を例示したが、二次以上の高次のシグマデル
タ変調器の場合は、図７の減算器１０および積算器１１
の部分をより高次の線型な伝達関数を持つ回路に置き換
えただけのものであり、基本的な動作原理は同じであ
る。
【０００５】
【発明が解決しようとする課題】ところで、図７に示す
シグマデルタ変調器を、例えば通信機器などに用いる場
合、変調信号の振幅調整などを行うために、シグマデル
タ変調器から得られる出力信号ＳOUT の振幅を制御する
必要性がある場合が存在する。従来のシグマデルタ変調
器では、それ自体には、ゲイン調整機能は備えておら
ず、変調器の外部にゲイン調整器が設けられている。
シグマデルタ変調器を、例えば通信機器などに用いる場
合、変調信号の振幅調整などを行うために、シグマデル
タ変調器から得られる出力信号ＳOUT の振幅を制御する
必要性がある場合が存在する。従来のシグマデルタ変調
器では、それ自体には、ゲイン調整機能は備えておら
ず、変調器の外部にゲイン調整器が設けられている。
【０００６】しかしながら、この構成では、回路が複雑
になり、回路規模が大きくなるという不利益がある。特
に、通信機器の変調部に用いられるシグマデルタ変調器
では、振幅の可変幅が比較的に小さい場合が多く、大き
なダイナミックレンジが要求されない反面、振幅を細か
い刻みで調整し、なおかつ回路構成を簡単化する要請が
高い。同様に、通信機器の復調部にシグマデルタ変調器
をＡ／Ｄ変換器として用いた場合も、振幅の可変幅が比
較的に小さい場合が多く、大きなダイナミックレンジが
要求されない反面、振幅を細かい刻みで調整し、なおか
つ回路構成を簡単化する要請が高い。
になり、回路規模が大きくなるという不利益がある。特
に、通信機器の変調部に用いられるシグマデルタ変調器
では、振幅の可変幅が比較的に小さい場合が多く、大き
なダイナミックレンジが要求されない反面、振幅を細か
い刻みで調整し、なおかつ回路構成を簡単化する要請が
高い。同様に、通信機器の復調部にシグマデルタ変調器
をＡ／Ｄ変換器として用いた場合も、振幅の可変幅が比
較的に小さい場合が多く、大きなダイナミックレンジが
要求されない反面、振幅を細かい刻みで調整し、なおか
つ回路構成を簡単化する要請が高い。
【０００７】本発明は、上述した従来技術に鑑みてなさ
れ、小規模かつ簡単な構成で、振幅調整機能を備えたシ
グマデルタ変調器を提供することを目的とする。
れ、小規模かつ簡単な構成で、振幅調整機能を備えたシ
グマデルタ変調器を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のシグマデルタ変調器は、外部入力信号のレ
ベルに応じて、有限かつ複数の値の内何れか一つをとる
変調信号を出力するシグマデルタ変調器であって、上記
変調信号を所定の時間だけ遅延させる遅延手段と、上記
遅延手段の出力信号を所定のパラメータの値に基づいた
信号に変換する変換手段と、上記外部入力信号と上記変
換手段の出力信号に基づいた演算を行い、演算結果を出
力する演算手段と、上記演算手段の出力信号を累積する
累積手段と、上記累積手段からの累積信号と所定の基準
値とを比較して、比較結果に応じて上記変調信号を出力
する比較手段とを有する。
め、本発明のシグマデルタ変調器は、外部入力信号のレ
ベルに応じて、有限かつ複数の値の内何れか一つをとる
変調信号を出力するシグマデルタ変調器であって、上記
変調信号を所定の時間だけ遅延させる遅延手段と、上記
遅延手段の出力信号を所定のパラメータの値に基づいた
信号に変換する変換手段と、上記外部入力信号と上記変
換手段の出力信号に基づいた演算を行い、演算結果を出
力する演算手段と、上記演算手段の出力信号を累積する
累積手段と、上記累積手段からの累積信号と所定の基準
値とを比較して、比較結果に応じて上記変調信号を出力
する比較手段とを有する。
【０００９】また、本発明では、好適には上記演算手段
は、上記外部入力信号と上記変換手段の出力信号との差
分を出力する減算回路により構成されたいわゆる一次の
ノイズシェイパーからなり、または、上記演算手段は、
上記外部入力信号と上記変換手段の出力信号との差分を
出力する第１の減算手段と、上記第１の減算手段の出力
信号を累積して、第１の累積信号を出力する第１の累積
手段と、上記第１の累積信号と上記変換手段の出力信号
との差分信号を出力する第２の減算手段とを有する、い
わゆる二次のノイズシェイパーからなる。さらに、上記
演算手段は、上記変換手段の出力信号のレベルを所定の
定数に応じて調整するレベル調整手段と、入力信号と上
記レベル調整手段の出力信号との差分を出力する減算手
段と、上記減算手段の出力信号を累積して、累積信号を
出力する累積手段とを有する信号処理段を複数段有し、
初段の処理段の入力信号として、上記外部入力信号が入
力され、前段の処理段の出力信号は、後段の処理段の入
力信号として後段に入力し、且つ、最終段の処理段の出
力信号と、上記変換手段の出力信号に応じてレベルが調
整された信号との差分信号を出力する減算手段を有す
る、いわゆる高次のノイズシェイパーからなる。
は、上記外部入力信号と上記変換手段の出力信号との差
分を出力する減算回路により構成されたいわゆる一次の
ノイズシェイパーからなり、または、上記演算手段は、
上記外部入力信号と上記変換手段の出力信号との差分を
出力する第１の減算手段と、上記第１の減算手段の出力
信号を累積して、第１の累積信号を出力する第１の累積
手段と、上記第１の累積信号と上記変換手段の出力信号
との差分信号を出力する第２の減算手段とを有する、い
わゆる二次のノイズシェイパーからなる。さらに、上記
演算手段は、上記変換手段の出力信号のレベルを所定の
定数に応じて調整するレベル調整手段と、入力信号と上
記レベル調整手段の出力信号との差分を出力する減算手
段と、上記減算手段の出力信号を累積して、累積信号を
出力する累積手段とを有する信号処理段を複数段有し、
初段の処理段の入力信号として、上記外部入力信号が入
力され、前段の処理段の出力信号は、後段の処理段の入
力信号として後段に入力し、且つ、最終段の処理段の出
力信号と、上記変換手段の出力信号に応じてレベルが調
整された信号との差分信号を出力する減算手段を有す
る、いわゆる高次のノイズシェイパーからなる。
【００１０】また、本発明では、好適には上記変換手段
は、上記遅延手段からの遅延信号を上記パラメータの値
により設定された定数との乗算結果を出力する乗算回路
により構成されている。または、上記変換手段は、第１
および第２の入力信号に応じて、所定の出力信号を与え
る論理手段、例えば、記憶手段を有し、上記変換手段に
より得られた信号を上記第１の入力信号、上記パラメー
タを上記第２の入力信号として上記論理手段に入力す
る。さらに、上記変換手段は、上記遅延手段からの遅延
信号の電圧レベルを、上記パラメータに応じて制御する
可変電圧供給回路により構成されている。
は、上記遅延手段からの遅延信号を上記パラメータの値
により設定された定数との乗算結果を出力する乗算回路
により構成されている。または、上記変換手段は、第１
および第２の入力信号に応じて、所定の出力信号を与え
る論理手段、例えば、記憶手段を有し、上記変換手段に
より得られた信号を上記第１の入力信号、上記パラメー
タを上記第２の入力信号として上記論理手段に入力す
る。さらに、上記変換手段は、上記遅延手段からの遅延
信号の電圧レベルを、上記パラメータに応じて制御する
可変電圧供給回路により構成されている。
【００１１】さらに、本発明では、好適には上記外部入
力信号は、ディジタル信号であり、上記累積手段は上記
演算手段の出力信号を一定の時間間隔で積算する積算器
により構成され、または上記外部入力信号は、アナログ
信号であり、上記累積手段は上記演算手段の出力信号を
積分する積分器により構成されている。
力信号は、ディジタル信号であり、上記累積手段は上記
演算手段の出力信号を一定の時間間隔で積算する積算器
により構成され、または上記外部入力信号は、アナログ
信号であり、上記累積手段は上記演算手段の出力信号を
積分する積分器により構成されている。
【００１２】本発明によれば、シグマデルタ変調器にお
いて、変調信号の遅延信号のレベルが所定のパラメータ
に応じて制御される。例えば、上記パラメータにより設
定された値との乗算処理により上記遅延信号の振幅が制
御される。外部入力信号とレベルが調整された上記遅延
信号との差分が減算器により求められ、累積手段、例え
ば、積算手段または積分手段により累積される。比較手
段において、累積信号と所定の基準値とが比較され、比
較結果に応じて所定のレベルを持つ変調信号、例えば、
有限かつ複数の値の内何れか一つをとる信号が変調信号
として出力される。このように構成されたシグマデルタ
変調器により、小規模かつ簡単な回路構成で変調信号の
振幅を調整することができる。
いて、変調信号の遅延信号のレベルが所定のパラメータ
に応じて制御される。例えば、上記パラメータにより設
定された値との乗算処理により上記遅延信号の振幅が制
御される。外部入力信号とレベルが調整された上記遅延
信号との差分が減算器により求められ、累積手段、例え
ば、積算手段または積分手段により累積される。比較手
段において、累積信号と所定の基準値とが比較され、比
較結果に応じて所定のレベルを持つ変調信号、例えば、
有限かつ複数の値の内何れか一つをとる信号が変調信号
として出力される。このように構成されたシグマデルタ
変調器により、小規模かつ簡単な回路構成で変調信号の
振幅を調整することができる。
【００１３】
【発明の実施の形態】第１実施形態 図１は本発明に係るシグマデルタ変調器の第１の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器２０、積算器２１、二値比
較器２２、遅延器２３およびＲＯＭ２４で構成される。
このシグマデルタ変調器は、全体としてＤ／Ａ変換器と
して機能する。減算器２０、積算器２１および二値比較
器２２は、ディジタル方式の演算器である。減算器２０
は、入力信号ＳINから変換信号Ｓ２４を減算した減算信
号Ｓ２０を積算器２１に出力する。積算器２１は、減算
器２０からの減算信号Ｓ２０を１サンプル周期毎に積算
した積算信号Ｓ２１を二値比較器２２に出力する。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器２０、積算器２１、二値比
較器２２、遅延器２３およびＲＯＭ２４で構成される。
このシグマデルタ変調器は、全体としてＤ／Ａ変換器と
して機能する。減算器２０、積算器２１および二値比較
器２２は、ディジタル方式の演算器である。減算器２０
は、入力信号ＳINから変換信号Ｓ２４を減算した減算信
号Ｓ２０を積算器２１に出力する。積算器２１は、減算
器２０からの減算信号Ｓ２０を１サンプル周期毎に積算
した積算信号Ｓ２１を二値比較器２２に出力する。
【００１４】なお、積算器２１は、例えば、図示のよう
に、加算器２１−１と遅延器２１−２により構成されて
いる。加算器２１−１は、減算器２０からの減算信号Ｓ
２０と遅延器２１−２からの遅延信号とを加算して、得
られた加算信号は積算信号Ｓ２１として、二値比較器２
２に出力する。遅延器２１−２は、入力信号に対して、
例えば、１サンプル周期分だけ遅延時間を与えた遅延信
号を加算器２１−１に出力する。
に、加算器２１−１と遅延器２１−２により構成されて
いる。加算器２１−１は、減算器２０からの減算信号Ｓ
２０と遅延器２１−２からの遅延信号とを加算して、得
られた加算信号は積算信号Ｓ２１として、二値比較器２
２に出力する。遅延器２１−２は、入力信号に対して、
例えば、１サンプル周期分だけ遅延時間を与えた遅延信
号を加算器２１−１に出力する。
【００１５】二値比較器２２は、積算信号Ｓ２１を所定
の基準値とを比較して、所定の基準値より積算信号Ｓ２
１の方が大きければ「＋１」、小さければ「−１」とな
る比較信号を出力する。二値比較器２２からの比較信号
は、シグマデルタ変調器の出力信号ＳOUT として出力さ
れ、さらに遅延器２３にも入力される。
の基準値とを比較して、所定の基準値より積算信号Ｓ２
１の方が大きければ「＋１」、小さければ「−１」とな
る比較信号を出力する。二値比較器２２からの比較信号
は、シグマデルタ変調器の出力信号ＳOUT として出力さ
れ、さらに遅延器２３にも入力される。
【００１６】遅延器２３は、「＋１」または「−１」で
ある出力信号ＳOUT を、１サンプル周期だけ遅延させた
遅延信号Ｓ２３をＲＯＭ２４に出力する。ＲＯＭ２４
は、遅延器２３からの遅延信号Ｓ２３と、振幅制御信号
ＳPAにより設定された振幅パラメータの二つの値によ
り、予めテーブル内に書き込まれた一つの値を選択し、
選択された値に応じたレベルを持つ変換信号Ｓ２４を出
力する。
ある出力信号ＳOUT を、１サンプル周期だけ遅延させた
遅延信号Ｓ２３をＲＯＭ２４に出力する。ＲＯＭ２４
は、遅延器２３からの遅延信号Ｓ２３と、振幅制御信号
ＳPAにより設定された振幅パラメータの二つの値によ
り、予めテーブル内に書き込まれた一つの値を選択し、
選択された値に応じたレベルを持つ変換信号Ｓ２４を出
力する。
【００１７】ここで、振幅制御信号ＳPAにより設定され
た振幅パラメータは、例えば、二つの値“０”と“１”
とする。この際、遅延信号Ｓ２３と振幅パラメータとの
組み合わせは、４通りがあり得る。ここで、この４通り
に応じてＲＯＭ２４には、それぞれ表１に示すような値
が書き込まれているとする。
た振幅パラメータは、例えば、二つの値“０”と“１”
とする。この際、遅延信号Ｓ２３と振幅パラメータとの
組み合わせは、４通りがあり得る。ここで、この４通り
に応じてＲＯＭ２４には、それぞれ表１に示すような値
が書き込まれているとする。
【００１８】
【表１】
【００１９】なお、表１において、Δ１とΔ２は各々定
数、且つΔ１＝ｋ×Δ２（ｋは定数）とする。
数、且つΔ１＝ｋ×Δ２（ｋは定数）とする。
【００２０】以下、図１を参照しつつ、本実施形態のシ
グマデルタ変調器の動作について説明する。シグマデル
タ変調器では、入力信号ＳINとＲＯＭ２４からの変換信
号Ｓ２４が共に減算器２０に入力される。なお、ＲＯＭ
２４からの変換信号Ｓ２４は、遅延器２３からの遅延信
号Ｓ２３に応じて符号が決定され、振幅制御信号ＳPAに
より設定された振幅パラメータに応じて振幅の大きさが
制御される。
グマデルタ変調器の動作について説明する。シグマデル
タ変調器では、入力信号ＳINとＲＯＭ２４からの変換信
号Ｓ２４が共に減算器２０に入力される。なお、ＲＯＭ
２４からの変換信号Ｓ２４は、遅延器２３からの遅延信
号Ｓ２３に応じて符号が決定され、振幅制御信号ＳPAに
より設定された振幅パラメータに応じて振幅の大きさが
制御される。
【００２１】減算器２０により、入力信号ＳINから変換
信号Ｓ２４を減算した減算信号Ｓ２０が算出され、減算
信号Ｓ２０が積算器２１において積算され、積算信号Ｓ
２１が二値比較器２２に出力される。
信号Ｓ２４を減算した減算信号Ｓ２０が算出され、減算
信号Ｓ２０が積算器２１において積算され、積算信号Ｓ
２１が二値比較器２２に出力される。
【００２２】積算信号Ｓ２１は、二値比較器２２におい
て、所定の基準値と比較され、基準値より積算信号Ｓ２
１の方が大きければ「＋１」、小さければ「−１」とな
る出力信号ＳOUT が生成される。この出力信号は、遅延
器２３にも出力される。
て、所定の基準値と比較され、基準値より積算信号Ｓ２
１の方が大きければ「＋１」、小さければ「−１」とな
る出力信号ＳOUT が生成される。この出力信号は、遅延
器２３にも出力される。
【００２３】遅延器２３により、シグマデルタ変調器の
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ２３が生成され、ＲＯ
Ｍ２４に出力される。ＲＯＭ２４により、入力された遅
延信号Ｓ２３および振幅制御信号ＳPAにより設定された
振幅パラメータに応じて、前述した表１に従って、所定
のレベルを持つ変換信号Ｓ２４が発生され、減算器２０
に出力される。
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ２３が生成され、ＲＯ
Ｍ２４に出力される。ＲＯＭ２４により、入力された遅
延信号Ｓ２３および振幅制御信号ＳPAにより設定された
振幅パラメータに応じて、前述した表１に従って、所定
のレベルを持つ変換信号Ｓ２４が発生され、減算器２０
に出力される。
【００２４】なお、変換信号Ｓ２４を入力信号とし、積
算信号Ｓ２１を出力する回路がノイズシェイパーとも呼
ばれる。本実施形態のノイズシェイパーは、減算器２０
と積算器２１からなる一次伝達関数を持つ回路により構
成されている。
算信号Ｓ２１を出力する回路がノイズシェイパーとも呼
ばれる。本実施形態のノイズシェイパーは、減算器２０
と積算器２１からなる一次伝達関数を持つ回路により構
成されている。
【００２５】シグマデルタ変調器のおいて、減算器２
０、積算器２１および遅延器２３は線型な特性を有する
と考えられる。即ち、入力信号が定数倍となれば、出力
信号も定数倍となる。例えば、表１に示すように、振幅
パラメータとして、“０”が与えられたときに較べて、
“１”が与えられたときは減算器２０に１／ｋの値を持
つ変換信号Ｓ２４が入力される。これは信号Ｓ２０，Ｓ
２１，Ｓ２２，Ｓ２３とＳ２４からなる一連のループに
着目すると、二値比較器２２の基準値が“０”とした場
合、変換信号Ｓ２４が１／ｋとなったことに等価であ
り、出力信号ＳOUTが振幅制御信号ＳPAとして“０”を
与えた際の動作と等価になる場合は、入力信号ＳINがｋ
倍となった場合に等価である。即ち、振幅制御信号ＳPA
により設定された振幅パラメータが“０”から“１”に
変わったことで、出力信号ＳOUT の振幅がｋ倍になる。
０、積算器２１および遅延器２３は線型な特性を有する
と考えられる。即ち、入力信号が定数倍となれば、出力
信号も定数倍となる。例えば、表１に示すように、振幅
パラメータとして、“０”が与えられたときに較べて、
“１”が与えられたときは減算器２０に１／ｋの値を持
つ変換信号Ｓ２４が入力される。これは信号Ｓ２０，Ｓ
２１，Ｓ２２，Ｓ２３とＳ２４からなる一連のループに
着目すると、二値比較器２２の基準値が“０”とした場
合、変換信号Ｓ２４が１／ｋとなったことに等価であ
り、出力信号ＳOUTが振幅制御信号ＳPAとして“０”を
与えた際の動作と等価になる場合は、入力信号ＳINがｋ
倍となった場合に等価である。即ち、振幅制御信号ＳPA
により設定された振幅パラメータが“０”から“１”に
変わったことで、出力信号ＳOUT の振幅がｋ倍になる。
【００２６】以上説明したように、本実施形態によれ
ば、ＲＯＭ２４は遅延器２３からの遅延信号Ｓ２３のレ
ベルおよび振幅制御信号ＳPAにより設定された振幅パラ
メータに応じて、変換信号Ｓ２４の振幅を制御する。減
算器２０は入力信号ＳINと信号Ｓ２４との減算結果Ｓ２
０を出力し、積算回路２１により積算信号Ｓ２１を生成
し、二値比較器２２に入力する。二値比較器２２では、
積算結果Ｓ２１と所定の基準値とを比較し、比較結果に
応じてシグマデルタ変調器の出力信号ＳOUT を出力す
る。さらに、出力信号ＳOUT を遅延器２３にも出力し、
遅延器２３は入力信号に対して、例えば、１サンプル周
期分の遅延時間を与えた遅延信号Ｓ２３を発生し、ＲＯ
Ｍ２４に入力するので、振幅制御信号ＳPAにより、ＲＯ
Ｍ２４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅制御を実現できる。
ば、ＲＯＭ２４は遅延器２３からの遅延信号Ｓ２３のレ
ベルおよび振幅制御信号ＳPAにより設定された振幅パラ
メータに応じて、変換信号Ｓ２４の振幅を制御する。減
算器２０は入力信号ＳINと信号Ｓ２４との減算結果Ｓ２
０を出力し、積算回路２１により積算信号Ｓ２１を生成
し、二値比較器２２に入力する。二値比較器２２では、
積算結果Ｓ２１と所定の基準値とを比較し、比較結果に
応じてシグマデルタ変調器の出力信号ＳOUT を出力す
る。さらに、出力信号ＳOUT を遅延器２３にも出力し、
遅延器２３は入力信号に対して、例えば、１サンプル周
期分の遅延時間を与えた遅延信号Ｓ２３を発生し、ＲＯ
Ｍ２４に入力するので、振幅制御信号ＳPAにより、ＲＯ
Ｍ２４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅制御を実現できる。
【００２７】なお、以上の説明では、振幅制御信号ＳPA
によりＲＯＭ２４に対して、例えば、“０”と“１”の
二つの値を持つ振幅パラメータが設定されるが、本実施
形態は、これに限定されるものではなく、振幅制御信号
ＳPAにより、二つ以上のパラメータを設定できるように
することもできる。例えば、振幅制御信号ＳPAにより多
数のパラメータを設定し、それぞれのパラメータに応じ
て設定される変換信号Ｓ２４を実現したい振幅の逆数の
比で設定することにより、振幅制御信号ＳPAにより、Ｒ
ＯＭ２４からの変換信号Ｓ２４を複数の振幅に制御する
ことができる。
によりＲＯＭ２４に対して、例えば、“０”と“１”の
二つの値を持つ振幅パラメータが設定されるが、本実施
形態は、これに限定されるものではなく、振幅制御信号
ＳPAにより、二つ以上のパラメータを設定できるように
することもできる。例えば、振幅制御信号ＳPAにより多
数のパラメータを設定し、それぞれのパラメータに応じ
て設定される変換信号Ｓ２４を実現したい振幅の逆数の
比で設定することにより、振幅制御信号ＳPAにより、Ｒ
ＯＭ２４からの変換信号Ｓ２４を複数の振幅に制御する
ことができる。
【００２８】第２実施形態 図２は本発明に係るシグマデルタ変調器の第２の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器３０、積分器３１、二値比
較器３２、遅延器３３および可変電圧発生器３４で構成
されている。なお、本実施形態のシグマデルタ変調器
は、Ａ／Ｄ変換器として機能する。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器３０、積分器３１、二値比
較器３２、遅延器３３および可変電圧発生器３４で構成
されている。なお、本実施形態のシグマデルタ変調器
は、Ａ／Ｄ変換器として機能する。
【００２９】減算器３０、積分器３１および二値比較器
３２は、アナログ方式の演算器である。減算器３０は、
入力信号ＳINから変換信号Ｓ３４を減算した減算信号Ｓ
３０を積分器３１に出力する。積分器３１は、減算器３
０からの減算信号Ｓ３０を積分し、積分信号Ｓ３１を二
値比較器３２に出力する。
３２は、アナログ方式の演算器である。減算器３０は、
入力信号ＳINから変換信号Ｓ３４を減算した減算信号Ｓ
３０を積分器３１に出力する。積分器３１は、減算器３
０からの減算信号Ｓ３０を積分し、積分信号Ｓ３１を二
値比較器３２に出力する。
【００３０】二値比較器３２は、積分信号Ｓ３１と所定
の基準値とを比較し、基準値より積分信号Ｓ３１の方が
大きければ「＋１」、小さければ「−１」となる出力信
号を生成する。この出力信号は、シグマデルタ変調器の
出力信号ＳOUT として出力し、さらに遅延器３３にも入
力する。
の基準値とを比較し、基準値より積分信号Ｓ３１の方が
大きければ「＋１」、小さければ「−１」となる出力信
号を生成する。この出力信号は、シグマデルタ変調器の
出力信号ＳOUT として出力し、さらに遅延器３３にも入
力する。
【００３１】遅延器３３は、シグマデルタ変調器の出力
信号ＳOUT に対して、例えば、１サンプル周期分だけの
遅延時間を与えた遅延信号Ｓ３３を生成し、可変電圧発
生回路３４に出力する。
信号ＳOUT に対して、例えば、１サンプル周期分だけの
遅延時間を与えた遅延信号Ｓ３３を生成し、可変電圧発
生回路３４に出力する。
【００３２】可変電圧発生回路３４は、遅延器３３から
の遅延信号Ｓ３３の値に応じて絶対値が等しい正の電圧
か負の電圧かを選択し、振幅制御信号ＳPAにより設定さ
れた振幅パラメータの値によって、出力する電圧の絶対
値を変化させる。選択された電圧が変換信号Ｓ２４とし
て出力される。
の遅延信号Ｓ３３の値に応じて絶対値が等しい正の電圧
か負の電圧かを選択し、振幅制御信号ＳPAにより設定さ
れた振幅パラメータの値によって、出力する電圧の絶対
値を変化させる。選択された電圧が変換信号Ｓ２４とし
て出力される。
【００３３】本実施形態のシグマデルタ変調器では、例
えば、遅延器３３からの遅延信号Ｓ３３が正であり、振
幅制御信号ＳPAにより設定されたパラメータの値がｋの
ときに、電圧レベルΔｋの変換信号Ｓ３４が減算器３０
に出力される。そして、減算器３０において、入力信号
ＳINから変換信号Ｓ３４が減算され、その減算信号Ｓ３
０が積分器３１に出力される。この減算信号Ｓ３０は積
分器３１において積分され、その積分信号Ｓ３１が二値
比較器３２において所定の基準値と比較される。これに
よって、二値比較器３２から積分信号Ｓ３１に応じて正
負を示すディジタル出力信号ＳOUT が出力される。
えば、遅延器３３からの遅延信号Ｓ３３が正であり、振
幅制御信号ＳPAにより設定されたパラメータの値がｋの
ときに、電圧レベルΔｋの変換信号Ｓ３４が減算器３０
に出力される。そして、減算器３０において、入力信号
ＳINから変換信号Ｓ３４が減算され、その減算信号Ｓ３
０が積分器３１に出力される。この減算信号Ｓ３０は積
分器３１において積分され、その積分信号Ｓ３１が二値
比較器３２において所定の基準値と比較される。これに
よって、二値比較器３２から積分信号Ｓ３１に応じて正
負を示すディジタル出力信号ＳOUT が出力される。
【００３４】一方、遅延器３３からの遅延信号Ｓ３３が
負のとき、振幅制御信号ＳPAにより設定されたパラメー
タの値が同じくｋのとき、電圧レベル−Δｋの変換信号
Ｓ３４が減算器３０に出力される。そして、減算器３０
において、入力信号ＳINから変換信号Ｓ３４が減算さ
れ、その減算信号Ｓ３０が積分器３１に出力される。こ
の減算信号Ｓ３０は積分器３１において積分され、その
積分信号Ｓ３１が二値比較器３２において所定の基準値
と比較される。
負のとき、振幅制御信号ＳPAにより設定されたパラメー
タの値が同じくｋのとき、電圧レベル−Δｋの変換信号
Ｓ３４が減算器３０に出力される。そして、減算器３０
において、入力信号ＳINから変換信号Ｓ３４が減算さ
れ、その減算信号Ｓ３０が積分器３１に出力される。こ
の減算信号Ｓ３０は積分器３１において積分され、その
積分信号Ｓ３１が二値比較器３２において所定の基準値
と比較される。
【００３５】本実施形態のシグマデルタ変調器は、第１
の実施形態に示すシグマデルタ変調器と同様に、外部か
らの振幅制御信号ＳPAにより設定された振幅パラメータ
の値を変化させることによって、例えば、可変電圧発生
回路３４から出力される変換信号Ｓ３４の振幅の絶対値
を１／ｋすると、シグマデルタ変調器から出力される変
調信号、即ち、二値比較器３２からの出力信号ＳOUT の
振幅がｋ倍されて出力される。
の実施形態に示すシグマデルタ変調器と同様に、外部か
らの振幅制御信号ＳPAにより設定された振幅パラメータ
の値を変化させることによって、例えば、可変電圧発生
回路３４から出力される変換信号Ｓ３４の振幅の絶対値
を１／ｋすると、シグマデルタ変調器から出力される変
調信号、即ち、二値比較器３２からの出力信号ＳOUT の
振幅がｋ倍されて出力される。
【００３６】第３実施形態 図３は本発明に係るシグマデルタ変調器の第３の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器４０ａ，４０ｂ、積算器４
１ａ，４１ｂ、二値比較器４２、遅延器４３およびＲＯ
Ｍ４４で構成される。このシグマデルタ変調器は、全体
としてＤ／Ａ変換器として機能する。減算器４０ａ，４
０ｂ、積算器４１ａ，４１ｂおよび二値比較器４２は、
ディジタル方式の演算器である。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器４０ａ，４０ｂ、積算器４
１ａ，４１ｂ、二値比較器４２、遅延器４３およびＲＯ
Ｍ４４で構成される。このシグマデルタ変調器は、全体
としてＤ／Ａ変換器として機能する。減算器４０ａ，４
０ｂ、積算器４１ａ，４１ｂおよび二値比較器４２は、
ディジタル方式の演算器である。
【００３７】本実施形態のノイズシェイパーは、減算器
４０ａ，４０ｂおよび積算器４１ａ，４１ｂからなる二
次伝達関数を持つ回路により構成されている。積算器４
１ａ，４１ｂは、第１の実施形態の積算器２１と同様な
構成を有しており、それぞれ加算器と遅延器により構成
されている。積算器４１ａ，４１ｂにより、入力信号に
対して所定の時間間隔、例えば、１サンプル周期毎に積
算して、積算信号を出力する。
４０ａ，４０ｂおよび積算器４１ａ，４１ｂからなる二
次伝達関数を持つ回路により構成されている。積算器４
１ａ，４１ｂは、第１の実施形態の積算器２１と同様な
構成を有しており、それぞれ加算器と遅延器により構成
されている。積算器４１ａ，４１ｂにより、入力信号に
対して所定の時間間隔、例えば、１サンプル周期毎に積
算して、積算信号を出力する。
【００３８】図示のように、減算器４０ａは、入力信号
ＳINとＲＯＭ４４からの変換信号Ｓ４４との差分Ｓ４０
ａを算出し、積算器４１ａに出力する。積算器４１ａ
は、差分信号Ｓ４０ａを１サンプル周期毎に積算して、
積算信号Ｓ４１ａを出力する。減算器４０ｂは、積算信
号Ｓ４１ａとＲＯＭ４４からの変換信号Ｓ４４との差分
Ｓ４０ｂを算出して、積算器４１ｂに出力する。積算器
４１ｂは、差分信号Ｓ４０ｂを１サンプル周期毎に積算
して、積算信号Ｓ４１ｂを出力する。
ＳINとＲＯＭ４４からの変換信号Ｓ４４との差分Ｓ４０
ａを算出し、積算器４１ａに出力する。積算器４１ａ
は、差分信号Ｓ４０ａを１サンプル周期毎に積算して、
積算信号Ｓ４１ａを出力する。減算器４０ｂは、積算信
号Ｓ４１ａとＲＯＭ４４からの変換信号Ｓ４４との差分
Ｓ４０ｂを算出して、積算器４１ｂに出力する。積算器
４１ｂは、差分信号Ｓ４０ｂを１サンプル周期毎に積算
して、積算信号Ｓ４１ｂを出力する。
【００３９】積算信号Ｓ４１ｂは、二値比較器４２にお
いて、所定の基準値と比較され、基準値より積算信号Ｓ
４１ｂの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器４３にも出力される。
いて、所定の基準値と比較され、基準値より積算信号Ｓ
４１ｂの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器４３にも出力される。
【００４０】遅延器４３により、シグマデルタ変調器の
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ４３が生成され、ＲＯ
Ｍ４４に出力される。
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ４３が生成され、ＲＯ
Ｍ４４に出力される。
【００４１】本実施形態のＲＯＭ４４は、図１に示す第
１の実施形態のＲＯＭ２４と同様な構成および機能を有
しており、遅延器４３からの遅延信号Ｓ４３と振幅制御
信号ＳPAにより設定された振幅パラメータの値に応じ
て、所定のレベルを有する変換信号Ｓ４４を出力する。
１の実施形態のＲＯＭ２４と同様な構成および機能を有
しており、遅延器４３からの遅延信号Ｓ４３と振幅制御
信号ＳPAにより設定された振幅パラメータの値に応じ
て、所定のレベルを有する変換信号Ｓ４４を出力する。
【００４２】本実施形態では、二次伝達関数を有するノ
イズシェイパーにより、外部からの入力信号ＳINとＲＯ
Ｍ４４からの変換信号Ｓ４４に対して、演算処理を行
い、演算結果として、積算信号Ｓ４１ｂが出力される。
積算信号Ｓ４１ｂは、二値比較器４２により所定の基準
値と比較され、比較結果に応じて、例えば、「＋１」ま
たは「−１」となる出力信号ＳOUT が生成される。さら
に、出力信号ＳOUT が遅延器４３に入力され、遅延器４
３により、例えば、１サンプル周期分の遅延時間が与え
られた遅延信号Ｓ４３が生成され、ＲＯＭ４４に入力さ
れる。ＲＯＭ４４により、振幅制御信号ＳPAにより設定
された振幅パラメータと遅延信号Ｓ４３に応じて、レベ
ルが調整された変換信号Ｓ４４が出力される。
イズシェイパーにより、外部からの入力信号ＳINとＲＯ
Ｍ４４からの変換信号Ｓ４４に対して、演算処理を行
い、演算結果として、積算信号Ｓ４１ｂが出力される。
積算信号Ｓ４１ｂは、二値比較器４２により所定の基準
値と比較され、比較結果に応じて、例えば、「＋１」ま
たは「−１」となる出力信号ＳOUT が生成される。さら
に、出力信号ＳOUT が遅延器４３に入力され、遅延器４
３により、例えば、１サンプル周期分の遅延時間が与え
られた遅延信号Ｓ４３が生成され、ＲＯＭ４４に入力さ
れる。ＲＯＭ４４により、振幅制御信号ＳPAにより設定
された振幅パラメータと遅延信号Ｓ４３に応じて、レベ
ルが調整された変換信号Ｓ４４が出力される。
【００４３】このため、振幅制御信号ＳPAにより、ＲＯ
Ｍ４４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅の調整を実現できる。
Ｍ４４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅の調整を実現できる。
【００４４】第４実施形態 図４は本発明に係るシグマデルタ変調器の第４の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器５０ａ，５０ｂ、積分器５
１ａ，５１ｂ、二値比較器５２、遅延器５３および可変
電圧発生器５４で構成される。なお、本実施形態のシグ
マデルタ変調器は、Ａ／Ｄ変換器として機能する。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器５０ａ，５０ｂ、積分器５
１ａ，５１ｂ、二値比較器５２、遅延器５３および可変
電圧発生器５４で構成される。なお、本実施形態のシグ
マデルタ変調器は、Ａ／Ｄ変換器として機能する。
【００４５】減算器５０ａ，５０ｂ、積分器５１ａ，５
１ｂおよび二値比較器５２は、アナログ方式の演算器で
ある。本実施形態のノイズシェイパーは、減算器５０
ａ，５０ｂ、積分器５１ａ，５１ｂからなる二次伝達関
数を持つ回路により構成されている。積分器５１ａ，５
１ｂは、入力信号に対して積分演算を行い、演算結果の
積分信号を出力する。
１ｂおよび二値比較器５２は、アナログ方式の演算器で
ある。本実施形態のノイズシェイパーは、減算器５０
ａ，５０ｂ、積分器５１ａ，５１ｂからなる二次伝達関
数を持つ回路により構成されている。積分器５１ａ，５
１ｂは、入力信号に対して積分演算を行い、演算結果の
積分信号を出力する。
【００４６】図示のように、減算器５１ａは、入力信号
ＳINと可変電圧発生器５４からの変換信号Ｓ５４との差
分Ｓ５０ａを算出し、積分器５１ａに出力する。積分器
５１ａは、差分信号Ｓ５０ａを積分して、積分信号Ｓ５
１ａを出力する。減算器５０ｂは、積分信号Ｓ５１ａと
可変電圧発生器５４からの変換信号Ｓ５４との差分Ｓ５
０ｂを算出して、積分器５１ｂに出力する。積分器５１
ｂは、差分信号Ｓ５０ｂを積分して、積分信号Ｓ５１ｂ
を出力する。
ＳINと可変電圧発生器５４からの変換信号Ｓ５４との差
分Ｓ５０ａを算出し、積分器５１ａに出力する。積分器
５１ａは、差分信号Ｓ５０ａを積分して、積分信号Ｓ５
１ａを出力する。減算器５０ｂは、積分信号Ｓ５１ａと
可変電圧発生器５４からの変換信号Ｓ５４との差分Ｓ５
０ｂを算出して、積分器５１ｂに出力する。積分器５１
ｂは、差分信号Ｓ５０ｂを積分して、積分信号Ｓ５１ｂ
を出力する。
【００４７】積分信号Ｓ５１ｂは、二値比較器５２にお
いて、所定の基準値と比較され、基準値より積分信号Ｓ
５１ｂの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器５３にも出力される。
いて、所定の基準値と比較され、基準値より積分信号Ｓ
５１ｂの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器５３にも出力される。
【００４８】遅延器５３により、シグマデルタ変調器の
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ５３が生成され、可変
電圧発生器５４に出力される。
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ５３が生成され、可変
電圧発生器５４に出力される。
【００４９】本実施形態の可変電圧発生器５４は、図２
に示す第２の実施形態の可変電圧発生器３４と同様な構
成および機能を有しており、遅延器５３からの遅延信号
Ｓ５３と振幅制御信号ＳPAにより設定された振幅パラメ
ータの値に応じて、所定のレベルを有する変換信号Ｓ５
４を出力する。
に示す第２の実施形態の可変電圧発生器３４と同様な構
成および機能を有しており、遅延器５３からの遅延信号
Ｓ５３と振幅制御信号ＳPAにより設定された振幅パラメ
ータの値に応じて、所定のレベルを有する変換信号Ｓ５
４を出力する。
【００５０】本実施形態では、二次伝達関数を有するノ
イズシェイパーにより、外部からの入力信号ＳINと可変
電圧発生器５４からの変換信号Ｓ５４に対して、演算処
理を行い、演算結果として、積算信号Ｓ５１ｂが出力さ
れる。積算信号Ｓ５１ｂは、二値比較器５２により所定
の基準値と比較され、比較結果に応じて、例えば、「＋
１」または「−１」となる出力信号ＳOUT が生成され
る。さらに、出力信号ＳOUT が遅延器５３に入力され、
遅延器５３により、例えば、１サンプル周期分の遅延時
間が与えられた遅延信号Ｓ５３が生成され、可変電圧発
生器５４に入力される。可変電圧発生器５４により、振
幅制御信号ＳPAにより設定された振幅パラメータと遅延
信号Ｓ５３に応じて、レベルが調整された変換信号Ｓ５
４が出力される。
イズシェイパーにより、外部からの入力信号ＳINと可変
電圧発生器５４からの変換信号Ｓ５４に対して、演算処
理を行い、演算結果として、積算信号Ｓ５１ｂが出力さ
れる。積算信号Ｓ５１ｂは、二値比較器５２により所定
の基準値と比較され、比較結果に応じて、例えば、「＋
１」または「−１」となる出力信号ＳOUT が生成され
る。さらに、出力信号ＳOUT が遅延器５３に入力され、
遅延器５３により、例えば、１サンプル周期分の遅延時
間が与えられた遅延信号Ｓ５３が生成され、可変電圧発
生器５４に入力される。可変電圧発生器５４により、振
幅制御信号ＳPAにより設定された振幅パラメータと遅延
信号Ｓ５３に応じて、レベルが調整された変換信号Ｓ５
４が出力される。
【００５１】このため、振幅制御信号ＳPAにより、可変
電圧発生器５４に所望の振幅に応じたパラメータｋを設
定することにより、等価的にシグマデルタ変調器の出力
信号ＳOUT の振幅をｋ倍に設定することができ、小規模
且つ簡単な回路構成により、振幅の調整を実現できる。
電圧発生器５４に所望の振幅に応じたパラメータｋを設
定することにより、等価的にシグマデルタ変調器の出力
信号ＳOUT の振幅をｋ倍に設定することができ、小規模
且つ簡単な回路構成により、振幅の調整を実現できる。
【００５２】第５実施形態 図５は本発明に係るシグマデルタ変調器の第５の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器６０ａ，６０ｂ，６０ｃ、
積算器６１ａ，６１ｂ，６１ｃ、乗算器６７ａ，６７
ｂ，６７ｃ、二値比較器６２、遅延器６３およびＲＯＭ
６４で構成される。このシグマデルタ変調器は、全体と
してＤ／Ａ変換器として機能する。減算器６０ａ，６０
ｂ，６０ｃ、積算器６１ａ，６１ｂ，６１ｃおよび二値
比較器６２は、ディジタル方式の演算器である。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器６０ａ，６０ｂ，６０ｃ、
積算器６１ａ，６１ｂ，６１ｃ、乗算器６７ａ，６７
ｂ，６７ｃ、二値比較器６２、遅延器６３およびＲＯＭ
６４で構成される。このシグマデルタ変調器は、全体と
してＤ／Ａ変換器として機能する。減算器６０ａ，６０
ｂ，６０ｃ、積算器６１ａ，６１ｂ，６１ｃおよび二値
比較器６２は、ディジタル方式の演算器である。
【００５３】本実施形態のノイズシェイパーは、減算器
６０ａ，６０ｂ，６０ｃ、積算器６１ａ，６１ｂ，６１
ｃおよび乗算器６７ａ，６７ｂ，６７ｃからなる三次伝
達関数を持つ回路により構成されている。積算器６１
ａ，６１ｂ，６１ｃは、第１の実施形態の積算器２１と
同様な構成を有しており、それぞれ加算器と遅延器によ
り構成されている。積算器６１ａ，６１ｂ，６１ｃによ
り、入力信号に対して所定の時間間隔、例えば、１サン
プル周期毎に積算して、積算信号を出力する。乗算器６
７ａ，６７ｂ，６７ｃは、ＲＯＭ６４からの変換信号Ｓ
６４に対して、外部から入力されたレベル調整信号Ｓ
ａ，Ｓｂ，Ｓｃにより設定されたパラメータとの乗算処
理を行い、乗算結果Ｓ６７ａ，Ｓ６７ｂ，Ｓ６７ｃを生
成し、それぞれ減算器６０ａ，６０ｂ，６０ｃに出力す
る。
６０ａ，６０ｂ，６０ｃ、積算器６１ａ，６１ｂ，６１
ｃおよび乗算器６７ａ，６７ｂ，６７ｃからなる三次伝
達関数を持つ回路により構成されている。積算器６１
ａ，６１ｂ，６１ｃは、第１の実施形態の積算器２１と
同様な構成を有しており、それぞれ加算器と遅延器によ
り構成されている。積算器６１ａ，６１ｂ，６１ｃによ
り、入力信号に対して所定の時間間隔、例えば、１サン
プル周期毎に積算して、積算信号を出力する。乗算器６
７ａ，６７ｂ，６７ｃは、ＲＯＭ６４からの変換信号Ｓ
６４に対して、外部から入力されたレベル調整信号Ｓ
ａ，Ｓｂ，Ｓｃにより設定されたパラメータとの乗算処
理を行い、乗算結果Ｓ６７ａ，Ｓ６７ｂ，Ｓ６７ｃを生
成し、それぞれ減算器６０ａ，６０ｂ，６０ｃに出力す
る。
【００５４】図示のように、減算器６０ａは、入力信号
ＳINと乗算器６７ａからの乗算信号Ｓ６７ａとの差分Ｓ
６０ａを算出し、積算器６１ａに出力する。積算器６１
ａは、差分信号Ｓ６０ａを１サンプル周期毎に積算し
て、積算信号Ｓ６１ａを出力する。減算器６０ｂは、積
算信号Ｓ６１ａと乗算器６７ｂからの乗算信号Ｓ６７ｂ
との差分Ｓ６０ｂを算出し、積算器６１ｂに出力する。
積算器６１ｂは、差分信号Ｓ６０ｂを１サンプル周期毎
に積算して、積算信号Ｓ６１ｂを出力する。減算器６０
ｃは、積算信号Ｓ６１ｂと乗算器６７ｃからの乗算信号
Ｓ６７ｃとの差分Ｓ６０ｃを算出し、積算器６１ｃに出
力する。積算器６１ｃは、差分信号Ｓ６０ｃを１サンプ
ル周期毎に積算して、積算信号Ｓ６１ｃを出力する。
ＳINと乗算器６７ａからの乗算信号Ｓ６７ａとの差分Ｓ
６０ａを算出し、積算器６１ａに出力する。積算器６１
ａは、差分信号Ｓ６０ａを１サンプル周期毎に積算し
て、積算信号Ｓ６１ａを出力する。減算器６０ｂは、積
算信号Ｓ６１ａと乗算器６７ｂからの乗算信号Ｓ６７ｂ
との差分Ｓ６０ｂを算出し、積算器６１ｂに出力する。
積算器６１ｂは、差分信号Ｓ６０ｂを１サンプル周期毎
に積算して、積算信号Ｓ６１ｂを出力する。減算器６０
ｃは、積算信号Ｓ６１ｂと乗算器６７ｃからの乗算信号
Ｓ６７ｃとの差分Ｓ６０ｃを算出し、積算器６１ｃに出
力する。積算器６１ｃは、差分信号Ｓ６０ｃを１サンプ
ル周期毎に積算して、積算信号Ｓ６１ｃを出力する。
【００５５】積算信号Ｓ６１ｃは、二値比較器６２にお
いて、所定の基準値と比較され、基準値より積算信号Ｓ
６１ｃの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器６３にも出力される。
いて、所定の基準値と比較され、基準値より積算信号Ｓ
６１ｃの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器６３にも出力される。
【００５６】遅延器６３により、シグマデルタ変調器の
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ６３が生成され、ＲＯ
Ｍ６４に出力される。
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ６３が生成され、ＲＯ
Ｍ６４に出力される。
【００５７】本実施形態のＲＯＭ６４は、図１に示す第
１の実施形態のＲＯＭ２４と同様な構成および機能を有
しており、遅延器６３からの遅延信号Ｓ６３と振幅制御
信号ＳPAにより設定された振幅パラメータの値に応じ
て、所定のレベルを有する変換信号Ｓ６４を出力する。
１の実施形態のＲＯＭ２４と同様な構成および機能を有
しており、遅延器６３からの遅延信号Ｓ６３と振幅制御
信号ＳPAにより設定された振幅パラメータの値に応じ
て、所定のレベルを有する変換信号Ｓ６４を出力する。
【００５８】本実施形態では、三次伝達関数を有するノ
イズシェイパーにより、外部からの入力信号ＳINとＲＯ
Ｍ６４からの変換信号Ｓ６４に対して、演算処理を行
い、演算結果として、積算信号Ｓ６１ｃが出力される。
積算信号Ｓ６１ｃは、二値比較器６２により所定の基準
値と比較され、比較結果に応じて、例えば、「＋１」ま
たは「−１」となる出力信号ＳOUT が生成される。さら
に、出力信号ＳOUT が遅延器６３に入力され、遅延器６
３により、例えば、１サンプル周期分の遅延時間が与え
られた遅延信号Ｓ６３が生成され、ＲＯＭ６４に入力さ
れる。ＲＯＭ６４により、振幅制御信号ＳPAにより設定
された振幅パラメータと遅延信号Ｓ６３に応じて、レベ
ルが調整された変換信号Ｓ６４が出力される。
イズシェイパーにより、外部からの入力信号ＳINとＲＯ
Ｍ６４からの変換信号Ｓ６４に対して、演算処理を行
い、演算結果として、積算信号Ｓ６１ｃが出力される。
積算信号Ｓ６１ｃは、二値比較器６２により所定の基準
値と比較され、比較結果に応じて、例えば、「＋１」ま
たは「−１」となる出力信号ＳOUT が生成される。さら
に、出力信号ＳOUT が遅延器６３に入力され、遅延器６
３により、例えば、１サンプル周期分の遅延時間が与え
られた遅延信号Ｓ６３が生成され、ＲＯＭ６４に入力さ
れる。ＲＯＭ６４により、振幅制御信号ＳPAにより設定
された振幅パラメータと遅延信号Ｓ６３に応じて、レベ
ルが調整された変換信号Ｓ６４が出力される。
【００５９】このため、振幅制御信号ＳPAにより、ＲＯ
Ｍ６４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅の調整を実現できる。
Ｍ６４に所望の振幅に応じたパラメータｋを設定するこ
とにより、等価的にシグマデルタ変調器の出力信号Ｓ
OUT の振幅をｋ倍に設定することができ、小規模且つ簡
単な回路構成により、振幅の調整を実現できる。
【００６０】第６実施形態 図６は本発明に係るシグマデルタ変調器の第６の実施形
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器７０ａ，７０ｂ，７０ｃ、
積分器７１ａ，７１ｂ，７１ｃ、乗算器６７ａ，６７
ｂ，６７ｃ、二値比較器７２、遅延器７３および可変電
圧発生器７４で構成される。なお、本実施形態のシグマ
デルタ変調器は、Ａ／Ｄ変換器として機能する。
態を示す回路図である。図示のように、本実施形態のシ
グマデルタ変調器は、減算器７０ａ，７０ｂ，７０ｃ、
積分器７１ａ，７１ｂ，７１ｃ、乗算器６７ａ，６７
ｂ，６７ｃ、二値比較器７２、遅延器７３および可変電
圧発生器７４で構成される。なお、本実施形態のシグマ
デルタ変調器は、Ａ／Ｄ変換器として機能する。
【００６１】減算器７０ａ，７０ｂ，７０ｃ、積分器７
１ａ，７１ｂ，７１ｃおよび二値比較器７２は、アナロ
グ方式の演算器である。本実施形態のノイズシェイパー
は、減算器７０ａ，７０ｂ，７０ｃ、積分器７１ａ，７
１ｂ，７１ｃおよび乗算器６７ａ，６７ｂ，６７ｃから
なる二次伝達関数を持つ回路により構成されている。積
分器７１ａ，７１ｂ，７１ｃは、入力信号に対して積分
演算を行い、演算結果の積分信号を出力する。乗算器６
７ａ，６７ｂ，６７ｃは、可変電圧発生器７４からの変
換信号Ｓ７４に対して、外部から入力されたレベル調整
信号Ｓａ，Ｓｂ，Ｓｃにより設定されたパラメータとの
乗算処理を行い、乗算結果Ｓ６７ａ，Ｓ６７ｂ，Ｓ６７
ｃを生成し、それぞれ減算器７０ａ，７０ｂ，７０ｃに
出力する。
１ａ，７１ｂ，７１ｃおよび二値比較器７２は、アナロ
グ方式の演算器である。本実施形態のノイズシェイパー
は、減算器７０ａ，７０ｂ，７０ｃ、積分器７１ａ，７
１ｂ，７１ｃおよび乗算器６７ａ，６７ｂ，６７ｃから
なる二次伝達関数を持つ回路により構成されている。積
分器７１ａ，７１ｂ，７１ｃは、入力信号に対して積分
演算を行い、演算結果の積分信号を出力する。乗算器６
７ａ，６７ｂ，６７ｃは、可変電圧発生器７４からの変
換信号Ｓ７４に対して、外部から入力されたレベル調整
信号Ｓａ，Ｓｂ，Ｓｃにより設定されたパラメータとの
乗算処理を行い、乗算結果Ｓ６７ａ，Ｓ６７ｂ，Ｓ６７
ｃを生成し、それぞれ減算器７０ａ，７０ｂ，７０ｃに
出力する。
【００６２】図示のように、減算器７１ａは、入力信号
ＳINと乗算器６７ａからの乗算器信号Ｓ６７ａとの差分
Ｓ７０ａを算出し、積分器７１ａに出力する。積分器７
１ａは、差分信号Ｓ７０ａを積分して、積分信号Ｓ７１
ａを出力する。減算器７０ｂは、積分信号Ｓ７１ａと乗
算器６７ｂからの乗算器信号Ｓ６７ｂとの差分Ｓ７０ｂ
を算出して、積分器７１ｂに出力する。積分器７１ｂ
は、差分信号Ｓ７０ｂを積分して、積分信号Ｓ７１ｂを
出力する。減算器７０ｃは、積分信号Ｓ７１ｂと乗算器
６７ｃからの乗算器信号Ｓ６７ｃとの差分Ｓ７０ｃを算
出して、積分器７１ｃに出力する。積分器７１ｃは、差
分信号Ｓ７０ｃを積分して、積分信号Ｓ７１ｃを出力す
る。
ＳINと乗算器６７ａからの乗算器信号Ｓ６７ａとの差分
Ｓ７０ａを算出し、積分器７１ａに出力する。積分器７
１ａは、差分信号Ｓ７０ａを積分して、積分信号Ｓ７１
ａを出力する。減算器７０ｂは、積分信号Ｓ７１ａと乗
算器６７ｂからの乗算器信号Ｓ６７ｂとの差分Ｓ７０ｂ
を算出して、積分器７１ｂに出力する。積分器７１ｂ
は、差分信号Ｓ７０ｂを積分して、積分信号Ｓ７１ｂを
出力する。減算器７０ｃは、積分信号Ｓ７１ｂと乗算器
６７ｃからの乗算器信号Ｓ６７ｃとの差分Ｓ７０ｃを算
出して、積分器７１ｃに出力する。積分器７１ｃは、差
分信号Ｓ７０ｃを積分して、積分信号Ｓ７１ｃを出力す
る。
【００６３】積分信号Ｓ７１ｃは、二値比較器７２にお
いて、所定の基準値と比較され、基準値より積分信号Ｓ
７１ｃの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器７３にも出力される。
いて、所定の基準値と比較され、基準値より積分信号Ｓ
７１ｃの方が大きければ「＋１」、小さければ「−１」
となる出力信号ＳOUT が生成される。この出力信号は、
シグマデルタ変調器の出力信号ＳOUT として出力され、
さらに遅延器７３にも出力される。
【００６４】遅延器７３により、シグマデルタ変調器の
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ７３が生成され、可変
電圧発生器７４に出力される。
出力信号ＳOUT に対して、例えば、１サンプル周期分だ
けの遅延時間を与えた遅延信号Ｓ７３が生成され、可変
電圧発生器７４に出力される。
【００６５】本実施形態の可変電圧発生器７４は、図２
に示す第２の実施形態の可変電圧発生器３４と同様な構
成および機能を有しており、遅延器７３からの遅延信号
Ｓ７３と振幅制御信号ＳPAにより設定された振幅パラメ
ータの値に応じて、所定のレベルを有する変換信号Ｓ７
４を出力する。
に示す第２の実施形態の可変電圧発生器３４と同様な構
成および機能を有しており、遅延器７３からの遅延信号
Ｓ７３と振幅制御信号ＳPAにより設定された振幅パラメ
ータの値に応じて、所定のレベルを有する変換信号Ｓ７
４を出力する。
【００６６】本実施形態では、三次伝達関数を有するノ
イズシェイパーにより、外部からの入力信号ＳINと可変
電圧発生器７４からの変換信号Ｓ７４に対して、演算処
理を行い、演算結果として、積算信号Ｓ７１ｃが出力さ
れる。積算信号Ｓ７１ｃは、二値比較器７２により所定
の基準値と比較され、比較結果に応じて、例えば、「＋
１」または「−１」となる出力信号ＳOUT が生成され
る。さらに、出力信号ＳOUT が遅延器７３に入力され
る。遅延器７３により、例えば、１サンプル周期分の遅
延時間が与えられた遅延信号Ｓ７３が生成され、可変電
圧発生器７４に入力される。可変電圧発生器７４によ
り、振幅制御信号ＳPAにより設定された振幅パラメータ
と遅延信号Ｓ７３に応じて、レベルが調整された変換信
号Ｓ７４が出力される。
イズシェイパーにより、外部からの入力信号ＳINと可変
電圧発生器７４からの変換信号Ｓ７４に対して、演算処
理を行い、演算結果として、積算信号Ｓ７１ｃが出力さ
れる。積算信号Ｓ７１ｃは、二値比較器７２により所定
の基準値と比較され、比較結果に応じて、例えば、「＋
１」または「−１」となる出力信号ＳOUT が生成され
る。さらに、出力信号ＳOUT が遅延器７３に入力され
る。遅延器７３により、例えば、１サンプル周期分の遅
延時間が与えられた遅延信号Ｓ７３が生成され、可変電
圧発生器７４に入力される。可変電圧発生器７４によ
り、振幅制御信号ＳPAにより設定された振幅パラメータ
と遅延信号Ｓ７３に応じて、レベルが調整された変換信
号Ｓ７４が出力される。
【００６７】このため、振幅制御信号ＳPAにより、可変
電圧発生器７４に所望の振幅に応じたパラメータｋを設
定することにより、等価的にシグマデルタ変調器の出力
信号ＳOUT の振幅をｋ倍に設定することができ、小規模
且つ簡単な回路構成により、振幅の調整を実現できる。
電圧発生器７４に所望の振幅に応じたパラメータｋを設
定することにより、等価的にシグマデルタ変調器の出力
信号ＳOUT の振幅をｋ倍に設定することができ、小規模
且つ簡単な回路構成により、振幅の調整を実現できる。
【００６８】なお、上述した実施形態では、一次、二次
および三次のノイシェーパと２値比較化器について例示
したが、本発明は、これに限定されるものではなく、高
次のノイズシェイパーやＮ（Ｎ≧２、Ｎは整数）値比較
器を持つシグマデルタ変調器にも適用できる。
および三次のノイシェーパと２値比較化器について例示
したが、本発明は、これに限定されるものではなく、高
次のノイズシェイパーやＮ（Ｎ≧２、Ｎは整数）値比較
器を持つシグマデルタ変調器にも適用できる。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
小規模かつ簡単な構成で、振幅調整機能を備えたシグマ
デルタ変調器を実現できる利点がある。
小規模かつ簡単な構成で、振幅調整機能を備えたシグマ
デルタ変調器を実現できる利点がある。
【図１】本発明に係るシグマデルタ変調器の第１の実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係るシグマデルタ変調器の第２の実施
形態を示す回路図である。
形態を示す回路図である。
【図３】本発明に係るシグマデルタ変調器の第３の実施
形態を示す回路図である。
形態を示す回路図である。
【図４】本発明に係るシグマデルタ変調器の第４の実施
形態を示す回路図である。
形態を示す回路図である。
【図５】本発明に係るシグマデルタ変調器の第５の実施
形態を示す回路図である。
形態を示す回路図である。
【図６】本発明に係るシグマデルタ変調器の第６の実施
形態を示す回路図である。
形態を示す回路図である。
【図７】従来のシグマデルタ変調器の一構成例を示す回
路図である。
路図である。
１０，２０，３０，４０ａ，４０ｂ，５０ａ，５０ｂ，
６０ａ，６０ｂ，６０ｃ，７０ａ，７０ｂ，７０ｃ…減
算器、１１，２１，４１ａ，４１ｂ，６１ａ，６１ｂ，
６１ｃ…積算器、３１，５１ａ，５１ｂ，７１ａ，７１
ｂ，７１ｃ…積分器、１２，２２，３２，４２，５２，
６２，７２…二値比較器、１３，２３，３３，４３，５
３，６３，７３…遅延器、１４…乗算器、２４，４４，
６４…ＲＯＭ、３４，５４，７４…可変電圧発生器、６
７ａ，６７ｂ，６７ｃ…乗算器。
６０ａ，６０ｂ，６０ｃ，７０ａ，７０ｂ，７０ｃ…減
算器、１１，２１，４１ａ，４１ｂ，６１ａ，６１ｂ，
６１ｃ…積算器、３１，５１ａ，５１ｂ，７１ａ，７１
ｂ，７１ｃ…積分器、１２，２２，３２，４２，５２，
６２，７２…二値比較器、１３，２３，３３，４３，５
３，６３，７３…遅延器、１４…乗算器、２４，４４，
６４…ＲＯＭ、３４，５４，７４…可変電圧発生器、６
７ａ，６７ｂ，６７ｃ…乗算器。
Claims (12)
- 【請求項１】外部入力信号のレベルに応じて、有限かつ
複数の値の内何れか一つをとる変調信号を出力するシグ
マデルタ変調器であって、 上記変調信号を所定の時間だけ遅延させる遅延手段と、 上記遅延手段の出力信号を所定のパラメータの値に基づ
いた信号に変換する変換手段と、 上記外部入力信号と上記変換手段の出力信号に基づいた
演算を行い、演算結果を出力する演算手段と、 上記演算手段の出力信号を累積する累積手段と、 上記累積手段からの累積信号と所定の基準値とを比較し
て、比較結果に応じて上記変調信号を出力する比較手段
とを有するシグマデルタ変調器。 - 【請求項２】上記演算手段は、上記外部入力信号と上記
変換手段の出力信号との差分を出力する減算手段により
構成されている請求項１記載のシグマデルタ変調器。 - 【請求項３】上記演算手段は、上記外部入力信号と上記
変換手段の出力信号との差分を出力する第１の減算手段
と、 上記第１の減算手段の出力信号を累積して、第１の累積
信号を出力する第１の累積手段と、 上記第１の累積信号と上記変換手段の出力信号との差分
信号を出力する第２の減算手段とを有する請求項１記載
のシグマデルタ変調器。 - 【請求項４】上記演算手段は、上記変換手段の出力信号
のレベルを所定の定数に応じて調整するレベル調整手段
と、 入力信号と上記レベル調整手段の出力信号との差分を出
力する減算手段と、 上記減算手段の出力信号を積分して、積分信号を出力す
る累積手段とを有する信号処理段を複数段有し、 初段の処理段の入力信号として、上記外部入力信号が入
力され、前段の処理段の出力信号は、後段の処理段の入
力信号として後段に入力し、且つ、 最終段の処理段の出力信号と、上記変換手段の出力信号
に応じてレベルが調整された信号との差分信号を出力す
る減算手段を有する請求項１記載のシグマデルタ変調
器。 - 【請求項５】上記変換手段は、上記遅延手段からの遅延
信号を上記パラメータの値により設定された定数との乗
算結果を出力する乗算手段により構成されている請求項
１記載のシグマデルタ変調器。 - 【請求項６】上記変換手段は、第１および第２の入力信
号に応じて、所定の出力信号を与える論理手段を有し、 上記変換手段により得られた信号を上記第１の入力信
号、上記パラメータを上記第２の入力信号として上記論
理手段に入力する請求項１記載のシグマデルタ変調器。 - 【請求項７】上記論理手段は、記憶手段により構成され
ている請求項６記載のシグマデルタ変調器。 - 【請求項８】上記変換手段は、上記遅延手段からの遅延
信号の電圧レベルを、上記パラメータに応じて制御する
可変電圧供給回路により構成されている請求項１記載の
シグマデルタ変調器。 - 【請求項９】上記外部入力信号は、ディジタル信号であ
り、上記累積手段は上記演算手段の出力信号を一定の時
間間隔で積算する積算器により構成されている請求項１
記載のシグマデルタ変調器。 - 【請求項１０】上記外部入力信号は、アナログ信号であ
り、上記累積手段は上記演算手段の出力信号を積分する
積分器により構成されている請求項１記載のシグマデル
タ変調器。 - 【請求項１１】上記外部入力信号を所定のサンプル周期
で標本化し、保持する標本化手段を有する請求項１記載
のシグマデルタ変調器。 - 【請求項１２】上記遅延手段の遅延時間は、上記標本化
手段のサンプル周期に応じて設定されている請求項１１
記載のシグマデルタ変調器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177469A JPH1127151A (ja) | 1997-07-02 | 1997-07-02 | シグマデルタ変調器 |
| US09/104,428 US6057794A (en) | 1997-07-02 | 1998-06-25 | Sigma-delta modulation circuit |
| MYPI98002928A MY115755A (en) | 1997-07-02 | 1998-06-26 | Sigma-delta modulation circuit |
| KR10-1998-0026428A KR100514332B1 (ko) | 1997-07-02 | 1998-07-01 | 시그마-델타 변조회로 |
| CN98115595A CN1126257C (zh) | 1997-07-02 | 1998-07-02 | 西格玛－德尔他调制电路 |
| EP98401658A EP0889599A3 (en) | 1997-07-02 | 1998-07-02 | Sigma-delta modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177469A JPH1127151A (ja) | 1997-07-02 | 1997-07-02 | シグマデルタ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127151A true JPH1127151A (ja) | 1999-01-29 |
Family
ID=16031473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177469A Pending JPH1127151A (ja) | 1997-07-02 | 1997-07-02 | シグマデルタ変調器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6057794A (ja) |
| EP (1) | EP0889599A3 (ja) |
| JP (1) | JPH1127151A (ja) |
| KR (1) | KR100514332B1 (ja) |
| CN (1) | CN1126257C (ja) |
| MY (1) | MY115755A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510383A (ja) * | 2000-09-29 | 2004-04-02 | テラダイン・インコーポレーテッド | シグマ−デルタ・ループおよびフィードバックｄａｃモデルを用いたディジタル−アナログ変換器 |
| JPWO2008023710A1 (ja) * | 2006-08-23 | 2010-01-14 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
| ES2341208A1 (es) * | 2008-07-09 | 2010-06-16 | Osaki Electric Co.Ltd | Circuito regulador de amplitud de un solo bit. |
| WO2012033182A1 (ja) * | 2010-09-10 | 2012-03-15 | 日本電気株式会社 | 送信機、制御方法、コンピュータプログラム、およびδς変調器 |
| JP2013037381A (ja) * | 2012-10-17 | 2013-02-21 | Sony Corp | ノイズキャンセリング装置、ノイズキャンセリング方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE506200C2 (sv) * | 1996-03-25 | 1997-11-17 | Ericsson Telefon Ab L M | Anordning och förfarande för kompensering av offsetspänningar vid mottagning av optiska signaler |
| DE10102791B4 (de) * | 2001-01-22 | 2004-04-15 | Ifm Electronic Gmbh | Elektrischer Meßumformer |
| US6452524B1 (en) * | 2001-02-08 | 2002-09-17 | Ericsson Inc. | Delta sigma converter incorporating a multiplier |
| EP1333583A1 (de) * | 2001-12-19 | 2003-08-06 | Siemens Aktiengesellschaft | Breitbandiger Sigma-Delta-Modulator |
| US6677875B2 (en) * | 2002-04-29 | 2004-01-13 | Motorola, Inc. | Sigma-delta analog-to-digital converter and method |
| JP3949560B2 (ja) * | 2002-10-24 | 2007-07-25 | 富士通株式会社 | 高速オーバーサンプリング変調回路 |
| WO2007011307A1 (en) | 2005-07-20 | 2007-01-25 | National University Of Singapore | Cancellation of anti-resonance in resonators |
| US7675448B1 (en) * | 2008-09-01 | 2010-03-09 | Mediatek Inc. | Continuous-time sigma-delta modulator using dynamic element matching having low latency and dynamic element matching method thereof |
| DE102011121139B4 (de) * | 2011-12-15 | 2016-11-24 | IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH | Vorrichtung mit einem Delta-Sigma-Modulator und einer mit diesem verbundenen MOSFET-Endstufe |
| US9462375B2 (en) * | 2014-06-09 | 2016-10-04 | Robert Bosch Gmbh | Feedback delay reduction in force feedback devices |
| CN114285415A (zh) * | 2020-09-28 | 2022-04-05 | 上海复旦微电子集团股份有限公司 | 模数转换装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680012A (en) * | 1984-07-07 | 1987-07-14 | Ferranti, Plc | Projected imaged weapon training apparatus |
| JP2744006B2 (ja) * | 1988-03-15 | 1998-04-28 | 株式会社東芝 | 非線形ａ／ｄ変換回路及び非線形ａ／ｄ変換方法 |
| US4977403A (en) * | 1988-07-29 | 1990-12-11 | Hughes Aircraft Company | Digital correction circuit for data converters |
| JPH0396018A (ja) * | 1989-09-08 | 1991-04-22 | Hitachi Ltd | オーバサンプリング方式ディジタル／アナログ変換器及びオーバサンプリング方式アナログ／ディジタル変換器 |
| JP3011424B2 (ja) * | 1990-01-24 | 2000-02-21 | 株式会社東芝 | Ａ／ｄ変換器 |
| JPH07118652B2 (ja) * | 1990-10-12 | 1995-12-18 | ヤマハ株式会社 | Ｄａ変換装置 |
| GB9103777D0 (en) * | 1991-02-22 | 1991-04-10 | B & W Loudspeakers | Analogue and digital convertors |
| JPH0537381A (ja) * | 1991-07-18 | 1993-02-12 | Nec Corp | ノイズシエーピング回路 |
| JPH06177769A (ja) * | 1992-12-07 | 1994-06-24 | Yokogawa Electric Corp | 高精度σδａ／ｄ変換器 |
| JPH07162312A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | ノイズシェイパ |
| FI96649C (fi) * | 1994-06-07 | 1996-07-25 | Fincitec Oy | Ylinäytteistetty korkeamman asteluvun modulaattori |
| US5872532A (en) * | 1994-09-30 | 1999-02-16 | Kabushiki Kaisha Toshiba | Selection apparatus |
| JPH08139607A (ja) * | 1994-11-14 | 1996-05-31 | Sanyo Electric Co Ltd | デルタシグマ変調器のａｌｃ回路 |
| JP3143344B2 (ja) * | 1994-11-28 | 2001-03-07 | 三洋電機株式会社 | Ａ／ｄ変換器 |
-
1997
- 1997-07-02 JP JP9177469A patent/JPH1127151A/ja active Pending
-
1998
- 1998-06-25 US US09/104,428 patent/US6057794A/en not_active Expired - Fee Related
- 1998-06-26 MY MYPI98002928A patent/MY115755A/en unknown
- 1998-07-01 KR KR10-1998-0026428A patent/KR100514332B1/ko not_active Expired - Fee Related
- 1998-07-02 CN CN98115595A patent/CN1126257C/zh not_active Expired - Fee Related
- 1998-07-02 EP EP98401658A patent/EP0889599A3/en not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510383A (ja) * | 2000-09-29 | 2004-04-02 | テラダイン・インコーポレーテッド | シグマ−デルタ・ループおよびフィードバックｄａｃモデルを用いたディジタル−アナログ変換器 |
| JPWO2008023710A1 (ja) * | 2006-08-23 | 2010-01-14 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
| JP4549420B2 (ja) * | 2006-08-23 | 2010-09-22 | 旭化成エレクトロニクス株式会社 | デルタシグマ変調器 |
| US7948412B2 (en) | 2006-08-23 | 2011-05-24 | Asahi Kasei Emd Corporation | Delta-sigma modulator |
| ES2341208A1 (es) * | 2008-07-09 | 2010-06-16 | Osaki Electric Co.Ltd | Circuito regulador de amplitud de un solo bit. |
| ES2341208B1 (es) * | 2008-07-09 | 2011-05-03 | Osaki Electric Co.Ltd | Circuito regulador de amplitud de un solo bit. |
| WO2012033182A1 (ja) * | 2010-09-10 | 2012-03-15 | 日本電気株式会社 | 送信機、制御方法、コンピュータプログラム、およびδς変調器 |
| US8873611B2 (en) | 2010-09-10 | 2014-10-28 | Nec Corporation | Transmitter, control method, computer program and delta-sigma modulator |
| JP2013037381A (ja) * | 2012-10-17 | 2013-02-21 | Sony Corp | ノイズキャンセリング装置、ノイズキャンセリング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| MY115755A (en) | 2003-08-30 |
| US6057794A (en) | 2000-05-02 |
| KR19990013519A (ko) | 1999-02-25 |
| CN1211109A (zh) | 1999-03-17 |
| KR100514332B1 (ko) | 2005-12-12 |
| EP0889599A3 (en) | 2001-01-17 |
| EP0889599A2 (en) | 1999-01-07 |
| CN1126257C (zh) | 2003-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1127151A (ja) | シグマデルタ変調器 | |
| US5162799A (en) | A/d (analog-to-digital) converter | |
| US5103229A (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization | |
| US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
| JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
| EP0450984A2 (en) | Digital signal requantizing circuit using multi-stage noise shaping | |
| JPH07146314A (ja) | 可変利得入力ステージを備える信号処理回路 | |
| WO2000019615A2 (en) | Correction of nonlinear output distortion in a delta sigma dac | |
| JP2002076902A (ja) | マルチビットデルタシグマａｄ変換器 | |
| JP2004248288A (ja) | 適応シグマ−デルタ変調器およびシグマ−デルタ変調を実施する方法 | |
| US9425817B1 (en) | High order correction for pulse width modulation (PWM) digital/analog converters with reduced computation | |
| US5416483A (en) | Method and circuit for noise shaping | |
| JP4649777B2 (ja) | デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法 | |
| JPH07109991B2 (ja) | ノイズシェーピング型再量子化回路 | |
| JP4214850B2 (ja) | ディジタル信号処理装置及びディジタル信号処理方法 | |
| US6600789B1 (en) | Signal processing method and device | |
| US7152086B2 (en) | Method and arrangement for sample-rate conversion | |
| US6990152B2 (en) | Digital signal processing device and a method and a Δ-σ sigma modulator using the same method | |
| JP2001156642A (ja) | マルチビット−デルタシグマａｄ変換器 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JP6855802B2 (ja) | 情報処理装置、方法、及びプログラム、ｄ／ａ変換装置、電子楽器 | |
| JP3428412B2 (ja) | デルタシグマａ／ｄコンバータ | |
| JP2004080430A (ja) | Δς変換回路 | |
| JP2003209472A (ja) | デルタシグマ変調回路およびデルタシグマ変調型ｄａコンバータ | |
| JP2004120239A (ja) | Δς変調器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040712 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |