JPH0537385A - Σδｄ／ａ変換器およびσδ変調器 - Google Patents
Σδｄ／ａ変換器およびσδ変調器Info
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- JPH0537385A JPH0537385A JP16715291A JP16715291A JPH0537385A JP H0537385 A JPH0537385 A JP H0537385A JP 16715291 A JP16715291 A JP 16715291A JP 16715291 A JP16715291 A JP 16715291A JP H0537385 A JPH0537385 A JP H0537385A
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- modulator
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Abstract
(57)【要約】
【目的】 クロックのジッターおよびΔｔｐｄの影響を
低減し、きわめて高精度のΣΔ変調器よびΣΔＤ／Ａ変
換器を実現することである。 【構成】 ΣΔ変調出力によってゲート回路を駆動し、
このゲートを通過した複数の高速クロックをＤ／Ａ変換
器に入力する構成とすることにより、それほど構成を複
雑化することなく、上記目的を達成するものである。
低減し、きわめて高精度のΣΔ変調器よびΣΔＤ／Ａ変
換器を実現することである。 【構成】 ΣΔ変調出力によってゲート回路を駆動し、
このゲートを通過した複数の高速クロックをＤ／Ａ変換
器に入力する構成とすることにより、それほど構成を複
雑化することなく、上記目的を達成するものである。
Description
【０００１】
【産業上の利用分野】本発明はΣΔＤ／Ａ変換器および
ΣΔ変調器に関する。
ΣΔ変調器に関する。
【０００２】
【従来の技術】図７はΣΔＤ／Ａ変換回路を用いた、オ
ーバーサンプルＤ／Ａ変換器の全体構成を示すブロック
図である。このＤ／Ａ変換器では、初段ブロック100 で
データを補間してデータレートを上げ、ディジタルフィ
ルタ110 で基本波成分以外を除去し、ディジタルΣΔ変
調器120 に入力する。この変調出力を１ビットＤ／Ａ変
換し、アナログローパスフィルタ140 を通して高精度な
アナログ信号を得るものである。
ーバーサンプルＤ／Ａ変換器の全体構成を示すブロック
図である。このＤ／Ａ変換器では、初段ブロック100 で
データを補間してデータレートを上げ、ディジタルフィ
ルタ110 で基本波成分以外を除去し、ディジタルΣΔ変
調器120 に入力する。この変調出力を１ビットＤ／Ａ変
換し、アナログローパスフィルタ140 を通して高精度な
アナログ信号を得るものである。
【０００３】ΣΔＤ／Ａ変換回路以降の回路（Ｄ／Ａ変
換器）の、具体的な構成例（基本構成例）が図８に示さ
れる。ΣΔ変調器１（図７では120 ）は、演算器2a,2b
と、比較器３と、ラッチ回路４と、遅延回路９とを有し
ている。ラッチ回路４の出力データは、１ビットＤ／Ａ
変換回路７（図７では130)に入力され、アナログローパ
スフィルタ８（図７では140)を介すことにより、アナロ
グ出力信号が得られる。
換器）の、具体的な構成例（基本構成例）が図８に示さ
れる。ΣΔ変調器１（図７では120 ）は、演算器2a,2b
と、比較器３と、ラッチ回路４と、遅延回路９とを有し
ている。ラッチ回路４の出力データは、１ビットＤ／Ａ
変換回路７（図７では130)に入力され、アナログローパ
スフィルタ８（図７では140)を介すことにより、アナロ
グ出力信号が得られる。
【０００４】図10はΣΔＡ／Ｄ変換器の全体構成（基本
構成）を示すブロック図である。このＡ／Ｄ変換器は、
積分器210 ，比較器220 ，１クロック遅延回路230 ，１
ビットＤ／Ａ変換回路240 ，演算器250 よりなるΣΔ変
調器と、ディジタルローパスフィルタ260とで構成され
る。
構成）を示すブロック図である。このＡ／Ｄ変換器は、
積分器210 ，比較器220 ，１クロック遅延回路230 ，１
ビットＤ／Ａ変換回路240 ，演算器250 よりなるΣΔ変
調器と、ディジタルローパスフィルタ260とで構成され
る。
【０００５】ΣΔ変調器の具体的構成が図11に示され
る。１クロック遅延回路230 は、ラッチ回路（Ｄ型フリ
ップフロップ回路）14により構成されている。
る。１クロック遅延回路230 は、ラッチ回路（Ｄ型フリ
ップフロップ回路）14により構成されている。
【０００６】
【発明が解決しようとする課題】上述したΣΔＤ／Ａ変
換回路は、図９に示すように、ΔΣ変調回路１の変調出
力信号ＤＭｏｕｔのジッターによる誤差、およびΣΔ変
調回路に接続されたＤ／Ａ変換回路の出力Ａｏｕｔの波
形に発生する遅延Δｔｐｄによる誤差が、精度低下の要
因となる。
換回路は、図９に示すように、ΔΣ変調回路１の変調出
力信号ＤＭｏｕｔのジッターによる誤差、およびΣΔ変
調回路に接続されたＤ／Ａ変換回路の出力Ａｏｕｔの波
形に発生する遅延Δｔｐｄによる誤差が、精度低下の要
因となる。
【０００７】すなわち、ラッチ回路４に供給されるクロ
ック信号におけるジッターの影響により、ΔΣ変調回路
１の変調出力信号ＤＭｏｕｔには、わずかではあるが、
ジッターが常に存在する。Ｄ／Ａ変換の高精度化を追求
した場合、このような10psレベルのジッターにも影響さ
れるようになる。
ック信号におけるジッターの影響により、ΔΣ変調回路
１の変調出力信号ＤＭｏｕｔには、わずかではあるが、
ジッターが常に存在する。Ｄ／Ａ変換の高精度化を追求
した場合、このような10psレベルのジッターにも影響さ
れるようになる。
【０００８】また、Ｄ／Ａ変換出力Ａｏｕｔの遅延Δｔ
ｐｄの発生も不可避であるが、この場合の問題は、遅延
が“１”から“０”に変化する時（立下がりエッジの
時）に生じ、“１”が連続した場合でも遅延は最後の立
下がりエッジのみに生じるため、“１”，“０”のパタ
ーンによって遅延量の影響が異なることである。
ｐｄの発生も不可避であるが、この場合の問題は、遅延
が“１”から“０”に変化する時（立下がりエッジの
時）に生じ、“１”が連続した場合でも遅延は最後の立
下がりエッジのみに生じるため、“１”，“０”のパタ
ーンによって遅延量の影響が異なることである。
【０００９】例えば、“１”単独の場合はパルス幅は
（１＋Δｔｐｄ）となり、“１”が２個続いた場合のパ
スル幅は（２＋Δｔｐｄ）となり、（２＋Δｔｐｄ）≠
２（１＋Δｔｐｄ）となってしまう。最終的なアナログ
信号は、パスル列をアナログローパスフィルタで積分す
ることにより得られるため、このような比例関係の不成
立は、誤差原因となる。
（１＋Δｔｐｄ）となり、“１”が２個続いた場合のパ
スル幅は（２＋Δｔｐｄ）となり、（２＋Δｔｐｄ）≠
２（１＋Δｔｐｄ）となってしまう。最終的なアナログ
信号は、パスル列をアナログローパスフィルタで積分す
ることにより得られるため、このような比例関係の不成
立は、誤差原因となる。
【００１０】上述した誤差原因は、図11のΣΔ変調器に
も同様に存在する。すなわち、ラッチ回路14に供給され
るクロック信号のジッターの影響、およびＤ／Ａ変換器
16の遅延Δｔｐｄの影響により誤差が発生する。
も同様に存在する。すなわち、ラッチ回路14に供給され
るクロック信号のジッターの影響、およびＤ／Ａ変換器
16の遅延Δｔｐｄの影響により誤差が発生する。
【００１１】このようなΣΔ変調器におけるΔｔｐｄの
影響による誤差を低減するために、本出願人は先に、Ｄ
／Ａ変換器を差動化する技術（図12，特願昭63−24790
4) や、図13に示すようにタイミングコントローラ19を
設け、図14に示すように、Ｄ／Ａ変換器の出力値を１回
毎にゼロにリセットする技術（特願昭63−247901) を開
発している。これらの技術はΔｔｐｄに対する有効な手
法であるが、回路構成がやや複雑となり、また、クロッ
クのジッターに起因する誤差については、有効な対策と
ならない。
影響による誤差を低減するために、本出願人は先に、Ｄ
／Ａ変換器を差動化する技術（図12，特願昭63−24790
4) や、図13に示すようにタイミングコントローラ19を
設け、図14に示すように、Ｄ／Ａ変換器の出力値を１回
毎にゼロにリセットする技術（特願昭63−247901) を開
発している。これらの技術はΔｔｐｄに対する有効な手
法であるが、回路構成がやや複雑となり、また、クロッ
クのジッターに起因する誤差については、有効な対策と
ならない。
【００１２】本発明は上述した問題点に着目してなされ
たものであり、その目的は、クロックのジッターおよび
Δｔｐｄの影響を低減し、きわめて高精度のΣΔ変調器
よびΣΔＤ／Ａ変換器を実現することにある。
たものであり、その目的は、クロックのジッターおよび
Δｔｐｄの影響を低減し、きわめて高精度のΣΔ変調器
よびΣΔＤ／Ａ変換器を実現することにある。
【００１３】
【課題を解決するための手段】本発明のΣΔＤ／Ａ変換
回路は、ΣΔ変調回路と、Ｄ／Ａ変換回路と、ローパス
フィルタと、ΣΔ変調回路の変調出力によりオン／オフ
が制御されるゲート回路とを備え、所定のクロック信号
を前記ゲート回路を介してＤ／Ａ変換回路に入力するこ
とを特徴とする。
回路は、ΣΔ変調回路と、Ｄ／Ａ変換回路と、ローパス
フィルタと、ΣΔ変調回路の変調出力によりオン／オフ
が制御されるゲート回路とを備え、所定のクロック信号
を前記ゲート回路を介してＤ／Ａ変換回路に入力するこ
とを特徴とする。
【００１４】また、本発明のΣΔ変調器は、積分回路
と、量子化器と、Ｄ／Ａ変換回路と、ゲート回路とを備
え、ゲート回路のオン／オフは、自己のΣΔ変調出力に
より制御されるようになっており、所定のクロック信号
がこのゲート回路を介して前記Ｄ／Ａ変換回路に入力す
ることを特徴とする。
と、量子化器と、Ｄ／Ａ変換回路と、ゲート回路とを備
え、ゲート回路のオン／オフは、自己のΣΔ変調出力に
より制御されるようになっており、所定のクロック信号
がこのゲート回路を介して前記Ｄ／Ａ変換回路に入力す
ることを特徴とする。
【００１５】
【作用】（１）本発明では、ΣΔ変調出力をそのままＤ
／Ａ変換回路に入力するのではなく、その変調信号によ
りゲートのオン／オフを制御し、例えば、変調信号のレ
ベルがハイレベル（＝“１”）のとき、ｎ（ｎは２以上
の自然数）個のクロックを通過させ、このｎ個のクロッ
クがＤ／Ａ変換回路に入力されるようにする。すなわ
ち、変調信号の“１”に対して、複数のｎ個のパスルを
用意し、変調信号の代わりにＤ／Ａ変換回路に入力す
る。
／Ａ変換回路に入力するのではなく、その変調信号によ
りゲートのオン／オフを制御し、例えば、変調信号のレ
ベルがハイレベル（＝“１”）のとき、ｎ（ｎは２以上
の自然数）個のクロックを通過させ、このｎ個のクロッ
クがＤ／Ａ変換回路に入力されるようにする。すなわ
ち、変調信号の“１”に対して、複数のｎ個のパスルを
用意し、変調信号の代わりにＤ／Ａ変換回路に入力す
る。
【００１６】ｎ個の各パルスのエッジの位置は、図２の
Ｄｉｎのように、時間軸（クロック周期軸）に対して揺
らいでいる（すなわち、ジッターを有している）。この
エッジの存在の確立密度は、図３（ａ）に示すように、
理想的な周期Ｔ０を中心として正規分布を示す。したが
って、ｎ個のパルスのジッター成分の平均を考えると、
各パルスのジッター成分の変位方向の違いにより揺れが
相殺され、その平均されたジッター成分の確立密度は、
図３（ｂ）に示すように、周期Ｔ０近辺により集中し、
分散が抑制される。したがって、ジッターの影響を低減
できる（ルートｎ分の１以下となる）。
Ｄｉｎのように、時間軸（クロック周期軸）に対して揺
らいでいる（すなわち、ジッターを有している）。この
エッジの存在の確立密度は、図３（ａ）に示すように、
理想的な周期Ｔ０を中心として正規分布を示す。したが
って、ｎ個のパルスのジッター成分の平均を考えると、
各パルスのジッター成分の変位方向の違いにより揺れが
相殺され、その平均されたジッター成分の確立密度は、
図３（ｂ）に示すように、周期Ｔ０近辺により集中し、
分散が抑制される。したがって、ジッターの影響を低減
できる（ルートｎ分の１以下となる）。
【００１７】（２）また、図２のＤｉｎに示されるよう
に、ｎ個のパルスの立ち下がりエッジには必ずΔｔｐｄ
が付加されるため、遅延を含めた１個のパルスを単位と
して積算（ローパスフィルタによる積分）等がなされ
る。すなわち、変調出力の“１”の連続／不連続に関係
なく、パルス長（パルスの面積）には比例関係が常に成
立するため、正確な処理を行える。
に、ｎ個のパルスの立ち下がりエッジには必ずΔｔｐｄ
が付加されるため、遅延を含めた１個のパルスを単位と
して積算（ローパスフィルタによる積分）等がなされ
る。すなわち、変調出力の“１”の連続／不連続に関係
なく、パルス長（パルスの面積）には比例関係が常に成
立するため、正確な処理を行える。
【００１８】（３）Ｄ／Ａ変換器に入力する高速クロッ
クを分周してΣΔ変調器の動作クロックとしても用いる
ため、変調出力とゲートに供給されるクロックとのタイ
ミングは整合性があり、また、ゲート回路としてはＭＯ
ＳスイッチやＥＣＬ等のカレントスイッチ等の高速スイ
ッチングが可能なものが用いられ、変調出力が“１”と
なって、このゲートが完全にオンした状態で、ｎ個のク
ロックが入力されて通過していく。したがって、図２の
変調出力ＤＭｏｕｔのエッジ近辺に重畳されているジッ
ターは、Ｄｉｎのクロック数には何の影響も与えない。
したがって、図１，図４の分周回路５，15や図６の可変
分周回路18によるジッターに影響されず、変調やＤ／Ａ
変換を行うことができる。これにより、精度を低下させ
ることなく、分周比を変えて変換を行えるようになる。
クを分周してΣΔ変調器の動作クロックとしても用いる
ため、変調出力とゲートに供給されるクロックとのタイ
ミングは整合性があり、また、ゲート回路としてはＭＯ
ＳスイッチやＥＣＬ等のカレントスイッチ等の高速スイ
ッチングが可能なものが用いられ、変調出力が“１”と
なって、このゲートが完全にオンした状態で、ｎ個のク
ロックが入力されて通過していく。したがって、図２の
変調出力ＤＭｏｕｔのエッジ近辺に重畳されているジッ
ターは、Ｄｉｎのクロック数には何の影響も与えない。
したがって、図１，図４の分周回路５，15や図６の可変
分周回路18によるジッターに影響されず、変調やＤ／Ａ
変換を行うことができる。これにより、精度を低下させ
ることなく、分周比を変えて変換を行えるようになる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 （実施例１）図１は本発明のΣΔＤ／Ａ変換器の一実施
例の構成を示す図である。本実施例の図９の従来例との
相違点は、ΣΔ変調回路１の変調出力をゲート回路６の
オン／オフ制御信号として使用していること、クロック
CLK をゲート回路６を介してＤ／Ａ変換器７に入力する
ようになっていること、クロックCLK を共通に使用し、
分周回路５によりｎ分周したクロックをラッチ４の動作
クロックとしていることである。本実施例では、分周比
ｎは“３”となっている。また、これらの回路はすべ
て、１チップ化されている。Ｄ／Ａ変換器７としては、
十分高速なものを用いている。また、ゲート６は、ＭＯ
Ｓスイッチやカレントスイッチ、あるいはダイオードブ
リッジ等により構成される。
て説明する。 （実施例１）図１は本発明のΣΔＤ／Ａ変換器の一実施
例の構成を示す図である。本実施例の図９の従来例との
相違点は、ΣΔ変調回路１の変調出力をゲート回路６の
オン／オフ制御信号として使用していること、クロック
CLK をゲート回路６を介してＤ／Ａ変換器７に入力する
ようになっていること、クロックCLK を共通に使用し、
分周回路５によりｎ分周したクロックをラッチ４の動作
クロックとしていることである。本実施例では、分周比
ｎは“３”となっている。また、これらの回路はすべ
て、１チップ化されている。Ｄ／Ａ変換器７としては、
十分高速なものを用いている。また、ゲート６は、ＭＯ
Ｓスイッチやカレントスイッチ、あるいはダイオードブ
リッジ等により構成される。
【００２０】クロックCLK ，ΣΔ変調回路１の変調出力
ＤＭｏｕｔ，Ｄ／Ａ変換器７へのクロック入力Ｄｉｎの
様子が図２に示される。本実施例によれば、Ｄ／Ａ変換
回路に入力されるクロックＤｉｎは、その数が制御され
た複数のパルス信号であるため、ジッターは平均化さ
れ、従来例（図３（ａ））に比べ、１／ｎ１／２（ルー
トｎ分の１）に低減される（図３（ｂ））。また、ハイ
レベルのみが連続する状態が生じず、各クロックには、
同等の遅延Δｔｐｄが必ず付加されるため、変調信号に
対するクロックの総面積の比例関係が保たれ、精度が向
上する。
ＤＭｏｕｔ，Ｄ／Ａ変換器７へのクロック入力Ｄｉｎの
様子が図２に示される。本実施例によれば、Ｄ／Ａ変換
回路に入力されるクロックＤｉｎは、その数が制御され
た複数のパルス信号であるため、ジッターは平均化さ
れ、従来例（図３（ａ））に比べ、１／ｎ１／２（ルー
トｎ分の１）に低減される（図３（ｂ））。また、ハイ
レベルのみが連続する状態が生じず、各クロックには、
同等の遅延Δｔｐｄが必ず付加されるため、変調信号に
対するクロックの総面積の比例関係が保たれ、精度が向
上する。
【００２１】本実施例は１次のΣΔ変調回路のみなら
ず、２次以上の構成にも適用できる。また、分周回路５
を可変式とすることにより、クロックCLK の周波数を一
定にしたまま、サンプリング周波数を変化させることが
できる。この場合、クロックCLK とΣΔ変調回路の変調
出力ＤＭｏｕｔに整合性があり、分周回路で発生したジ
ッターの影響を受けない。したがって、精度を低下させ
ることなく、変換周波数を変化させることができる。
ず、２次以上の構成にも適用できる。また、分周回路５
を可変式とすることにより、クロックCLK の周波数を一
定にしたまま、サンプリング周波数を変化させることが
できる。この場合、クロックCLK とΣΔ変調回路の変調
出力ＤＭｏｕｔに整合性があり、分周回路で発生したジ
ッターの影響を受けない。したがって、精度を低下させ
ることなく、変換周波数を変化させることができる。
【００２２】（実施例２）図４は本発明のΣΔ変調器の
一実施例の構成を示す図である。本実施例の従来例（図
12，図13，図14) との相違点は、自己の変調出力をゲー
ト回路17のオン／オフ制御信号として使用しているこ
と、クロックCLK をゲート回路17を介してＤ／Ａ変換器
16に入力するようになっていること、クロックCLK を共
通に使用し、分周回路15によりｎ分周したクロックをラ
ッチ14の動作クロックとしていることである。本実施例
では、分周比ｎは“３”となっている。また、これらの
回路はすべて、１チップ化されている。Ｄ／Ａ変換器16
としては、十分に高速のものを用いている。
一実施例の構成を示す図である。本実施例の従来例（図
12，図13，図14) との相違点は、自己の変調出力をゲー
ト回路17のオン／オフ制御信号として使用しているこ
と、クロックCLK をゲート回路17を介してＤ／Ａ変換器
16に入力するようになっていること、クロックCLK を共
通に使用し、分周回路15によりｎ分周したクロックをラ
ッチ14の動作クロックとしていることである。本実施例
では、分周比ｎは“３”となっている。また、これらの
回路はすべて、１チップ化されている。Ｄ／Ａ変換器16
としては、十分に高速のものを用いている。
【００２３】図４における、クロックCLK ，変調出力Ｄ
Ｍｏｕｔ，Ｄ／Ａ変換器16の入力Ｄ ｉｎの様子が図５に
示される。実施例１の場合と同様の理由により、クロッ
クジッターの影響の低減、Δｔｐｄによる精度低下の防
止が図れる。また、図６のように、可変分周回路18を用
いることにより、精度を低下させずに変調周波数を変化
させることができる。
Ｍｏｕｔ，Ｄ／Ａ変換器16の入力Ｄ ｉｎの様子が図５に
示される。実施例１の場合と同様の理由により、クロッ
クジッターの影響の低減、Δｔｐｄによる精度低下の防
止が図れる。また、図６のように、可変分周回路18を用
いることにより、精度を低下させずに変調周波数を変化
させることができる。
【００２４】
【発明の効果】以上説明したように本発明は、変調出力
によってゲート回路を駆動し、このゲートを通過した複
数の高速クロックをＤ／Ａ変換器に入力する構成とする
ことにより、それほど構成を複雑化することなく、クロ
ックパルスのジッターの低減、Δｔｐｄの影響の低減お
よび変換（変調）周波数の可変化を図ることができる効
果がある。
によってゲート回路を駆動し、このゲートを通過した複
数の高速クロックをＤ／Ａ変換器に入力する構成とする
ことにより、それほど構成を複雑化することなく、クロ
ックパルスのジッターの低減、Δｔｐｄの影響の低減お
よび変換（変調）周波数の可変化を図ることができる効
果がある。
【００２５】これにより、きわめて高精度のΣΔ変調器
よびΣΔＤ／Ａ変換器を実現することができる。
よびΣΔＤ／Ａ変換器を実現することができる。
【図１】本発明のΣΔＤ／Ａ変換器の一実施例の構成を
示す図である。
示す図である。
【図２】クロックCLK ，ΣΔ変調回路１の変調出力ＤＭ
ｏｕｔ，Ｄ／Ａ変換器７へのクロック入力Ｄｉｎの様子
を示すタイミングチャートである。
ｏｕｔ，Ｄ／Ａ変換器７へのクロック入力Ｄｉｎの様子
を示すタイミングチャートである。
【図３】（ａ）は従来例（比較例）のＤ／Ａ変換器に入
力されるクロックのジッターの分布を示し、（ｂ）は本
発明の場合のジッターの分布を示す図である。
力されるクロックのジッターの分布を示し、（ｂ）は本
発明の場合のジッターの分布を示す図である。
【図４】本発明のΣΔ変調器の一実施例の構成を示す図
である。
である。
【図５】クロックCLK ，変調出力ＤＭｏｕｔ，Ｄ／Ａ変
換器16の入力Ｄｉｎの様子を示すタイミングチャートで
ある。
換器16の入力Ｄｉｎの様子を示すタイミングチャートで
ある。
【図６】可変分周回路を用いたΣΔ変調器（変形例）の
構成を示す図である。
構成を示す図である。
【図７】ΣΔＤ／Ａ変換回路を用いた、オーバーサンプ
ルＤ／Ａ変換器の全体構成を示すブロック図である。
ルＤ／Ａ変換器の全体構成を示すブロック図である。
【図８】ΣΔＤ／Ａ変換回路以降の回路（Ｄ／Ａ変換
器）の、具体的な構成例（基本構成例）を示す図であ
る。
器）の、具体的な構成例（基本構成例）を示す図であ
る。
【図９】図８の従来例の問題点を説明するための図であ
る。
る。
【図10】ΣΔＡ／Ｄ変換器の全体構成（基本構成）を示
すブロック図である。
すブロック図である。
【図11】ΣΔ変調器の具体的な構成例（基本構成例）を
示す図である。
示す図である。
【図12】本発明前に本出願人によってなされた高精度化
技術の一例を示す図である。
技術の一例を示す図である。
【図13】本発明前に本出願人によってなされた高精度化
技術の他の例を示す図である。
技術の他の例を示す図である。
【図14】図13の回路の特徴的動作を示す図である。
１ ΣΔ変調回路 ２（2a,2b) 演算器 ３ 比較回路 ４ ラッチ回路 ５ 分周回路 ６ ゲート回路 ７ Ｄ／Ａ変換回路 ８ ローパスフィルタ ９ １ビット遅延回路 10 ΣΔ変調回路 11 演算器 12 積分回路 13 比較回路 14 ラッチ回路 15 分周回路 16 Ｄ／Ａ変換回路 17 ゲート回路 18 可変分周回路
Claims (2)
- 【請求項１】 入力ディジタル信号をΣΔ変調するディ
ジタルΣΔ変調器（１）と、このディジタルΣΔ変調器
の変調出力によってオン／オフが制御されるゲート回路
（６）と、このゲート回路（６）を介して供給される、
前記ディジタルΣΔ変調器の動作クロックの周波数より
高い周波数のクロックを受け、アナログ信号に変換する
Ｄ／Ａ変換器（７）と、このＤ／Ａ変換器の出力を入力
とするフィルタ回路（８）とを有することを特徴とする
ΣΔＤ／Ａ変換器。 - 【請求項２】 アナログ信号入力の積分器（12）と、こ
の積分器の出力を１ビットのディジタルデータに変換す
る比較器（13) と、この比較器の出力データを入力と
し、１動作クロック分の遅延を形成するラッチ回路（1
4) と、このラッチ回路の出力信号によってオン／オフ
が制御されるゲート回路（17) と、このゲート回路を介
して供給される、前記ラッチ回路の動作クロックの周波
数より高い周波数のクロックを受け、アナログ信号に変
換し、その変換されたアナログ信号を前記積分器の入力
に帰還させるＤ／Ａ変換器（16) とを有することを特徴
とするΣΔ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16715291A JPH0537385A (ja) | 1991-07-08 | 1991-07-08 | Σδｄ／ａ変換器およびσδ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16715291A JPH0537385A (ja) | 1991-07-08 | 1991-07-08 | Σδｄ／ａ変換器およびσδ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537385A true JPH0537385A (ja) | 1993-02-12 |
Family
ID=15844389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16715291A Pending JPH0537385A (ja) | 1991-07-08 | 1991-07-08 | Σδｄ／ａ変換器およびσδ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537385A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
| US7298307B2 (en) | 2005-03-25 | 2007-11-20 | Yokogawa Electric Corporation | ΣΔ-analog-to-digital modulator and digital filter for improved noise immunity |
| US7414557B2 (en) | 2006-12-15 | 2008-08-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for feedback signal generation in sigma-delta analog-to-digital converters |
| JP2008544706A (ja) * | 2005-06-23 | 2008-12-04 | クゥアルコム・インコーポレイテッド | 適応多重チャネルモデム |
| JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
-
1991
- 1991-07-08 JP JP16715291A patent/JPH0537385A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
| JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2015146604A (ja) * | 2000-03-04 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| US7298307B2 (en) | 2005-03-25 | 2007-11-20 | Yokogawa Electric Corporation | ΣΔ-analog-to-digital modulator and digital filter for improved noise immunity |
| JP2008544706A (ja) * | 2005-06-23 | 2008-12-04 | クゥアルコム・インコーポレイテッド | 適応多重チャネルモデム |
| US7414557B2 (en) | 2006-12-15 | 2008-08-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for feedback signal generation in sigma-delta analog-to-digital converters |
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