JPH0123967B2 - - Google Patents
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- JPH0123967B2 JPH0123967B2 JP57188517A JP18851782A JPH0123967B2 JP H0123967 B2 JPH0123967 B2 JP H0123967B2 JP 57188517 A JP57188517 A JP 57188517A JP 18851782 A JP18851782 A JP 18851782A JP H0123967 B2 JPH0123967 B2 JP H0123967B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- generator
- output
- counter
- period
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル型サーボ系の誤差信号出力等
に用いられるパルス幅変調（PWM）装置に関す
るものである。
に用いられるパルス幅変調（PWM）装置に関す
るものである。
従来例の構成とその問題点
デジタル型サーボ系で検出された誤差情報をサ
ーボ・モータの駆動回路にフイードバツクするた
めには、一旦アナログ量への変換を要する。特に
サーボ系で用いるデジタル―アナログ変換（以下
Ｄ―Ａ変換と称す）では、入出力の関係が直線関
係であることが望ましく、少なくとも単一増加性
を確保する必要がある。また、系の精度を高める
ためには、量子化誤差を小さくする必要があり、
誤差情報は多くのビツト数を扱うことになる。
ーボ・モータの駆動回路にフイードバツクするた
めには、一旦アナログ量への変換を要する。特に
サーボ系で用いるデジタル―アナログ変換（以下
Ｄ―Ａ変換と称す）では、入出力の関係が直線関
係であることが望ましく、少なくとも単一増加性
を確保する必要がある。また、系の精度を高める
ためには、量子化誤差を小さくする必要があり、
誤差情報は多くのビツト数を扱うことになる。
上述した条件を簡単な構成で満足する方式とし
て、基準クロツクとカウンタで構成したPWM方
式は最適である。しかしながら、PWM方式は所
定の周期に対し、“Ｈ”と“Ｌ”との比を変化さ
せるものであるため、出力を平均化しなければ、
アナログ量を得ることができない。このため、Ｄ
―Ａ変換時間は、最低PWM波の一周期分の時間
を要し、さらに平均化のための低域波器による
位相ずれで遅れを生じる。これは誤差情報のフイ
ードバツクが時間的に遅れることを意味し、サー
ボ系にとつて大きな問題となる。
て、基準クロツクとカウンタで構成したPWM方
式は最適である。しかしながら、PWM方式は所
定の周期に対し、“Ｈ”と“Ｌ”との比を変化さ
せるものであるため、出力を平均化しなければ、
アナログ量を得ることができない。このため、Ｄ
―Ａ変換時間は、最低PWM波の一周期分の時間
を要し、さらに平均化のための低域波器による
位相ずれで遅れを生じる。これは誤差情報のフイ
ードバツクが時間的に遅れることを意味し、サー
ボ系にとつて大きな問題となる。
この問題を改善する方法としては、PWM波の
周期を短かくし、低域波器のカツト・オフ周波
数を高める方法がある。しかしながら、PWMの
周期を短かくするとは、基準クロツクの周波数を
高めることであり、カウンタの最高動作周波数の
面から制限を受けることとなる。また、基準クロ
ツクの周波数を変えずに、PWM波の周期を短か
くしようとすれば、一周期分のカウント数が少な
くなる。これは、量子化誤差を増大させるため、
好ましくないといつた種々の問題点があつた。
周期を短かくし、低域波器のカツト・オフ周波
数を高める方法がある。しかしながら、PWMの
周期を短かくするとは、基準クロツクの周波数を
高めることであり、カウンタの最高動作周波数の
面から制限を受けることとなる。また、基準クロ
ツクの周波数を変えずに、PWM波の周期を短か
くしようとすれば、一周期分のカウント数が少な
くなる。これは、量子化誤差を増大させるため、
好ましくないといつた種々の問題点があつた。
発明の目的
本発明は基準クロツクの周波数やＤ―Ａ変換の
分解能（デジタル信号入力のビツト数）を変える
ことなく、PWM波の周期性を高め、上述した問
題点を解決することを目的とするものである。
分解能（デジタル信号入力のビツト数）を変える
ことなく、PWM波の周期性を高め、上述した問
題点を解決することを目的とするものである。
発明の構成
基準クロツクをカウントしてデジタル信号入力
の所定の上位ビツトに応じてパルス幅変調を行な
うPWMカウンタと、前記基準クロツクをカウン
トして前記PWMカウンタの出力であるパルス幅
変調波の周期を定めるための出力基準信号を発生
する時間基準発生器と、前記時間基準発生器のカ
ウント出力をデコードして前記出力基準信号と同
一の周期を有し、かつ前記基準クロツクの周期と
同一の時間幅を有するパルスを発生させるパルス
発生器と、前記時間基準発生器の出力基準信号ま
たは前記パルス発生器のパルス信号をカウントす
るカウンタと、前記カウンタのカウント値および
前記デジタル信号入力の残りの下位ビツトに応じ
て“Ｈ”または“Ｌ”のパターン信号を発生する
パターン発生器と、前記パターン発生器のパター
ン信号に応じて前記パルス発生器のパルス出力と
前記PWMカウンタのパルス幅変調波とを加算も
しくは減算する１ビツト変調器とを備えたPWM
装置であり、PWM波をできるだけ均等に時間的
な分割を行なうことによつて、基準クロツクの周
波数を上げることなく、PWM波の周期性を高め
ることのできるものである。
の所定の上位ビツトに応じてパルス幅変調を行な
うPWMカウンタと、前記基準クロツクをカウン
トして前記PWMカウンタの出力であるパルス幅
変調波の周期を定めるための出力基準信号を発生
する時間基準発生器と、前記時間基準発生器のカ
ウント出力をデコードして前記出力基準信号と同
一の周期を有し、かつ前記基準クロツクの周期と
同一の時間幅を有するパルスを発生させるパルス
発生器と、前記時間基準発生器の出力基準信号ま
たは前記パルス発生器のパルス信号をカウントす
るカウンタと、前記カウンタのカウント値および
前記デジタル信号入力の残りの下位ビツトに応じ
て“Ｈ”または“Ｌ”のパターン信号を発生する
パターン発生器と、前記パターン発生器のパター
ン信号に応じて前記パルス発生器のパルス出力と
前記PWMカウンタのパルス幅変調波とを加算も
しくは減算する１ビツト変調器とを備えたPWM
装置であり、PWM波をできるだけ均等に時間的
な分割を行なうことによつて、基準クロツクの周
波数を上げることなく、PWM波の周期性を高め
ることのできるものである。
実施例の説明
第１図は本発明の実施例におけるPWM装置の
構成図を示すものである。第１図において、１は
時間基準発生器、２はパルス発生器、３はPWM
カウンタ、４はカウンタ、５はパターン発生器、
６は１ビツト変調器である。時間基準発生器１は
基準クロツクを入力とし、デジタル信号入力の上
位ｍビツトに対応するｍ個のＴ型フリツプ・フロ
ツプ（以下Ｔ―FFと称す）から成るバイナリ
ー・カウンタで構成されており、PWM波の周期
を定めている。パルス発生器２は時間基準発生器
１のカウント出力をデコードし、幅が基準クロツ
クの周期と等しく、周期が時間基準発生器で定め
たPWM波の周期に等しいパルスを発生させてい
る。PWMカウンタ３はｍ個のプリセツト可能な
Ｔ―FFより成るｍビツトのバイナリー・カウン
タと、特定のカウント値（非同期式・ダウン・カ
ウンタの場合は最小値非同期式・アツプカウンタ
の場合は最大値）を検出する検出器と、前記検出
器の出力により入力する基準クロツクを禁止する
禁止ゲートとで構成されている。パルス発生器２
より出力されるプリセツトパルス○アのタイミング
でデジタル信号入力の上位ｍビツトをプリセツト
し、プリセツト終了後、基準クロツクをカウント
して、カウンタが最小値または最大値に達した時
点で禁止ゲートを閉じて、カウント動作を停止さ
せる。そして、次のパルス出力○アを受けて、再び
プリセツトし、以後同様の動作を繰り返す。これ
によりプリセツト値に対応するカウント期間の時
間幅を有するPWM波○イを禁止ゲートより出力し
ている。カウンタ４は時間基準発生器１より出力
されるPWM波の周期を定めた周期パルス○ウを入
力とし、デジタル信号入力の下位ｎビツトに対応
するｎ個のＴ―FFから成るバイナリー・カウン
タで構成されており、PWM波○イの周期を2n回の
繰り返しで、カウントしている。パターン発生器
５はカウンタ４のカウント値およびデジタル信号
入力の下位ｎビツトのデータを入力とするゲート
回路より構成されており、変調パターン○エを出力
しているひとつの変調パターン○エの期間はPWM
波○イの周期と同一にしている。この変調パターン
○エは2n回（PWM波○イの2n周期と同一）をひとつ
の周期としており、“Ｈ”または“Ｌ”のパター
ンの回数が、デジタル信号入力の下位ｎビツトの
データ値（０〜2n−１）と一致している。さら
に、2n回を周期として、“Ｈ”または“Ｌ”のパ
ターンができるだけ均等な間隔で出力されるよう
に考慮されている。１ビツト変調器６はプリセツ
ト・パルス○アを時間幅の基準とし、変調パターン
○エを変調信号とし、PWM波○イを被変調信号とし
て、１ビツト変調を行なう。すなわち、１ビツト
変調器６はプリセツト・パルス○ア（基準クロツ
ク、一周期相当の時間幅を持ち基準クロツクと立
ち上がり、または立ち下がりのタイミングをそろ
えたパルス）の出力時のみ、変調パターン○エの情
報に応じ、PWM波○イを強制的に“Ｈ”または
“Ｌ”に固定せしめ、最終的なPWM波を出力さ
せている。なお、基準クロツクの一周期をデジタ
ル信号入力のデータ１ビツト分に相当させてい
る。すなわち、変調パターン○エはPWM波の周期
に換算して2n回の割でくり返されているため、全
体の周期はPWM波○イの周期換算で2n周期であ
り、PWM波○イの一周期は基準クロツク周期換算
で2m周期であるため、基準クロツク周期換算で表
現すると、全体の周期は2n+m周期となり、その
内、１ビツト変調器６の出力が“Ｈ”となる回数
（基準クロツク周期換算）がデジタル信号入力の
データ数と一致するわけである。したがつて、１
ビツト変調器６でプリセツトパルス○アが出力され
る期間のみ変調することは１ビツトの情報量を変
調することに相当する。
構成図を示すものである。第１図において、１は
時間基準発生器、２はパルス発生器、３はPWM
カウンタ、４はカウンタ、５はパターン発生器、
６は１ビツト変調器である。時間基準発生器１は
基準クロツクを入力とし、デジタル信号入力の上
位ｍビツトに対応するｍ個のＴ型フリツプ・フロ
ツプ（以下Ｔ―FFと称す）から成るバイナリ
ー・カウンタで構成されており、PWM波の周期
を定めている。パルス発生器２は時間基準発生器
１のカウント出力をデコードし、幅が基準クロツ
クの周期と等しく、周期が時間基準発生器で定め
たPWM波の周期に等しいパルスを発生させてい
る。PWMカウンタ３はｍ個のプリセツト可能な
Ｔ―FFより成るｍビツトのバイナリー・カウン
タと、特定のカウント値（非同期式・ダウン・カ
ウンタの場合は最小値非同期式・アツプカウンタ
の場合は最大値）を検出する検出器と、前記検出
器の出力により入力する基準クロツクを禁止する
禁止ゲートとで構成されている。パルス発生器２
より出力されるプリセツトパルス○アのタイミング
でデジタル信号入力の上位ｍビツトをプリセツト
し、プリセツト終了後、基準クロツクをカウント
して、カウンタが最小値または最大値に達した時
点で禁止ゲートを閉じて、カウント動作を停止さ
せる。そして、次のパルス出力○アを受けて、再び
プリセツトし、以後同様の動作を繰り返す。これ
によりプリセツト値に対応するカウント期間の時
間幅を有するPWM波○イを禁止ゲートより出力し
ている。カウンタ４は時間基準発生器１より出力
されるPWM波の周期を定めた周期パルス○ウを入
力とし、デジタル信号入力の下位ｎビツトに対応
するｎ個のＴ―FFから成るバイナリー・カウン
タで構成されており、PWM波○イの周期を2n回の
繰り返しで、カウントしている。パターン発生器
５はカウンタ４のカウント値およびデジタル信号
入力の下位ｎビツトのデータを入力とするゲート
回路より構成されており、変調パターン○エを出力
しているひとつの変調パターン○エの期間はPWM
波○イの周期と同一にしている。この変調パターン
○エは2n回（PWM波○イの2n周期と同一）をひとつ
の周期としており、“Ｈ”または“Ｌ”のパター
ンの回数が、デジタル信号入力の下位ｎビツトの
データ値（０〜2n−１）と一致している。さら
に、2n回を周期として、“Ｈ”または“Ｌ”のパ
ターンができるだけ均等な間隔で出力されるよう
に考慮されている。１ビツト変調器６はプリセツ
ト・パルス○アを時間幅の基準とし、変調パターン
○エを変調信号とし、PWM波○イを被変調信号とし
て、１ビツト変調を行なう。すなわち、１ビツト
変調器６はプリセツト・パルス○ア（基準クロツ
ク、一周期相当の時間幅を持ち基準クロツクと立
ち上がり、または立ち下がりのタイミングをそろ
えたパルス）の出力時のみ、変調パターン○エの情
報に応じ、PWM波○イを強制的に“Ｈ”または
“Ｌ”に固定せしめ、最終的なPWM波を出力さ
せている。なお、基準クロツクの一周期をデジタ
ル信号入力のデータ１ビツト分に相当させてい
る。すなわち、変調パターン○エはPWM波の周期
に換算して2n回の割でくり返されているため、全
体の周期はPWM波○イの周期換算で2n周期であ
り、PWM波○イの一周期は基準クロツク周期換算
で2m周期であるため、基準クロツク周期換算で表
現すると、全体の周期は2n+m周期となり、その
内、１ビツト変調器６の出力が“Ｈ”となる回数
（基準クロツク周期換算）がデジタル信号入力の
データ数と一致するわけである。したがつて、１
ビツト変調器６でプリセツトパルス○アが出力され
る期間のみ変調することは１ビツトの情報量を変
調することに相当する。
第２図は本発明の実施例におけるパターン発生
器（第１図の５）の具体回路を示すものであり、
以下、ｎ＝３の場合を上げて説明する。第３図は
同具体回路のタイミング・チヤートを示すもので
ある。第２図において、カウンタ４は各Ｔ―FF
の出力信号を前段より、Q0，Q1，Q2と表現して
いる。また、デジタル信号入力も下位ビツトより
D0，D1，D2，……，Dn，Dn+1，Dn+2と表現して
いる。AND７は８回に１回、AND８は４回に１
回、AND９は２回に１回の割で均等に、かつ時
間的に重なることなく、それぞれ、D0，D1，D2
を出力している。これらAND７，８，９の出力
はOR１０で合成させ変調信号用の変調パターン
○エとなる。
器（第１図の５）の具体回路を示すものであり、
以下、ｎ＝３の場合を上げて説明する。第３図は
同具体回路のタイミング・チヤートを示すもので
ある。第２図において、カウンタ４は各Ｔ―FF
の出力信号を前段より、Q0，Q1，Q2と表現して
いる。また、デジタル信号入力も下位ビツトより
D0，D1，D2，……，Dn，Dn+1，Dn+2と表現して
いる。AND７は８回に１回、AND８は４回に１
回、AND９は２回に１回の割で均等に、かつ時
間的に重なることなく、それぞれ、D0，D1，D2
を出力している。これらAND７，８，９の出力
はOR１０で合成させ変調信号用の変調パターン
○エとなる。
パターンを発生手法を式で一般的に記述すると
次式で表わせられる。
次式で表わせられる。
（パターン）＝D0・0・1・……・o-2・Qo-1
＋D1・0・1・……・o-3・Qo-2＋……
＋Do-2・0・Q1＋Do-1・Q0 (1)
デジタル信号入力に応じて、パターン○エをでき
るだけ均等に出力するもうひとつの手法として、
次式をあげることができる。
るだけ均等に出力するもうひとつの手法として、
次式をあげることができる。
（パターン）＝D0・Q0・Q1・……・Qo-2・o-1
＋D1・Q0・Q1・……・Qo-3・o-2＋……
＋Do-2・Q0・1＋Do-1・0 (2)
しかしながら、カウンタ４を非同期式のダウ
ン・カウンタで構成した場合に、式(2)の手法を用
いるか、または非同期式のアツプ・カウンタで構
成した場合に、式(1)の手法を用いると、Ｔ―FF
の伝搬遅延によりハサードを生じるので注意を要
する。ただし、プリセツト・パルス○アが出力され
ている期間にハサードを生じなければ事実上問題
とならない。第３図は時間基準発生器１およびカ
ウンタ４を共に非同期式のダウン・カウンタで構
成し、式(1)の手法の用いた場合の各信号のタイミ
ングを示している。この例では、プリセツト・パ
ルス○アは時間基準発生器１の各Ｔ―FFがすべて
“Ｌ”の時間を検出して得ている。また、カウン
タ４のクロツク入力となる周期パルス○ウを時間基
準発生器１の最終段のＴ―FF出力から得ている。
この場合、プリセツト・パルス○アの立ち下がりか
ら、Q0の立ち上がりまでの伝搬遅延はｍ・τ（ｍ
はＴ―FFの段数、τはＴ―FF1段当りの伝搬遅
延）となる。変調パターン○エはQ0が変化した後、
出力される。したがつてプリセツト・パルスが立
ち下がつた後、伝搬遅延によるｍ・τの遅れを生
じて、変調パターン○エが出力されるので、次のプ
リセツト・パルス○アまでに変調パターン○エは完全
に状態を安定させることができ、かつ、プリセツ
トパルス○アが出力中に状態が変化することもな
い。
ン・カウンタで構成した場合に、式(2)の手法を用
いるか、または非同期式のアツプ・カウンタで構
成した場合に、式(1)の手法を用いると、Ｔ―FF
の伝搬遅延によりハサードを生じるので注意を要
する。ただし、プリセツト・パルス○アが出力され
ている期間にハサードを生じなければ事実上問題
とならない。第３図は時間基準発生器１およびカ
ウンタ４を共に非同期式のダウン・カウンタで構
成し、式(1)の手法の用いた場合の各信号のタイミ
ングを示している。この例では、プリセツト・パ
ルス○アは時間基準発生器１の各Ｔ―FFがすべて
“Ｌ”の時間を検出して得ている。また、カウン
タ４のクロツク入力となる周期パルス○ウを時間基
準発生器１の最終段のＴ―FF出力から得ている。
この場合、プリセツト・パルス○アの立ち下がりか
ら、Q0の立ち上がりまでの伝搬遅延はｍ・τ（ｍ
はＴ―FFの段数、τはＴ―FF1段当りの伝搬遅
延）となる。変調パターン○エはQ0が変化した後、
出力される。したがつてプリセツト・パルスが立
ち下がつた後、伝搬遅延によるｍ・τの遅れを生
じて、変調パターン○エが出力されるので、次のプ
リセツト・パルス○アまでに変調パターン○エは完全
に状態を安定させることができ、かつ、プリセツ
トパルス○アが出力中に状態が変化することもな
い。
第４図は実施例における１ビツト変調回路（第
１図の６）の具体回路を示すものであり、第５図
は同具体回路のタイミング・チヤートを示すもの
である。パルス発生器２の出力が“Ｌ”の場合は
AND１２の出力が“Ｌ”、NAND１５の出力が
“Ｈ”となるため、PWM波○イはOR１３，AND
１６を共に通過し、AND１４，AND１７の内、
どちらかの出力が“Ｌ”に固定されるものの他方
のゲートが開かれており、PWM波○イはOR１８
に入力され、そのまま出力される。次に、プリセ
ツトパルス○アが“Ｈ”の場合は、変調パターン○エ
によつて、その動作が変わつてくる。つまり、変
調パターン○エが“Ｈ”の場合は、AND１４の出
力が“Ｌ”となり影響しなくなるとともに、
NAND１５の出力が“Ｌ”となるため、PWM
波○イの状態にかかわらずAND１６の出力が“Ｌ”
に固定され、それがそのままOR１８を通過す
る。すなわち、変調パターン○エが“Ｌ”のときは
PWM波○イがプリセツトのタイミングに、１ビツ
トに相当する期間、マイナス側に変調（削除）す
ることを意味する。また、変調パターン○エが
“Ｌ”の場合は、逆に、AND１７が影響しなくな
るとともに、AND１２の出力が“Ｈ”となるた
め、PWM波○イの状態にかかわらずOR１３の出
力が“Ｈ”に固定され、それがそのままOR１８
が通過する。すなわち、変調パターン○エが“Ｈ”
のときはPWM波○イがプリセツトのタイミング
に、１ビツトに相当する期間、プラス側に変調
（付加）することを意味する。
１図の６）の具体回路を示すものであり、第５図
は同具体回路のタイミング・チヤートを示すもの
である。パルス発生器２の出力が“Ｌ”の場合は
AND１２の出力が“Ｌ”、NAND１５の出力が
“Ｈ”となるため、PWM波○イはOR１３，AND
１６を共に通過し、AND１４，AND１７の内、
どちらかの出力が“Ｌ”に固定されるものの他方
のゲートが開かれており、PWM波○イはOR１８
に入力され、そのまま出力される。次に、プリセ
ツトパルス○アが“Ｈ”の場合は、変調パターン○エ
によつて、その動作が変わつてくる。つまり、変
調パターン○エが“Ｈ”の場合は、AND１４の出
力が“Ｌ”となり影響しなくなるとともに、
NAND１５の出力が“Ｌ”となるため、PWM
波○イの状態にかかわらずAND１６の出力が“Ｌ”
に固定され、それがそのままOR１８を通過す
る。すなわち、変調パターン○エが“Ｌ”のときは
PWM波○イがプリセツトのタイミングに、１ビツ
トに相当する期間、マイナス側に変調（削除）す
ることを意味する。また、変調パターン○エが
“Ｌ”の場合は、逆に、AND１７が影響しなくな
るとともに、AND１２の出力が“Ｈ”となるた
め、PWM波○イの状態にかかわらずOR１３の出
力が“Ｈ”に固定され、それがそのままOR１８
が通過する。すなわち、変調パターン○エが“Ｈ”
のときはPWM波○イがプリセツトのタイミング
に、１ビツトに相当する期間、プラス側に変調
（付加）することを意味する。
第５図において、１ビツト変調器６の各入力
と、１ビツト削除用のNAND１５および１ビツ
ト付加用のAND１２、それに変調後のPWM波
出力（１ビツト変調器の出力信号）のタイミング
関係をデジタル信号入力下位３ビツトが（011）
のときを例にして、示している。ここで、変調パ
ターン○エはプリセツト・パルス○アの立ち下がりを
受けて変化するため、プリセツト・パルス○アが
“Ｈ”の期間は変調パターン○エは完全に安定して
おり、AND１２，NAND１５のパルス幅は常に
プリセツトパルス○アのパルス幅（すなわち、１ビ
ツトに相当する基準クロツクの周期に等しい）に
等しく、バラツキを生じることはない。ところ
で、プリセツトパルス○アはPWMカウンタ３のプ
リセツト用信号も兼ねているので、プリセツト・
パルス○アの立ち上がりで、PWMカウンタ３がプ
リセツトされ、PWM波○イが立ち上がる。したが
つて、プリセツト・パルス○アの立ち上がりから、
PWM波○イの立ち上がりまでには、いくらかの時
間遅れを生じている。さらに、PWMカウンタ３
の各Ｔ―FFのプリセツトに要する遅延時間にバ
ラツキがあれば、PWM波イの立ち上がりの遅れ
はプリセツト・データとなるデジタル入力信号に
よつて異なつてくるわけで、これは好ましくな
い。しかしながら、１ビツト変調器６では１ビツ
ト分の削除のみならず、付加も行なつており、そ
のタイミングはプリセツト・パルス○アとほとんど
等しい（ゲートに換算して１段程度）ので、Ｔ―
FFのプリセツトに要する遅延時間およびそのバ
ラツキを実用上、完全に補正することができる。
これはＤ―Ａ変換の精度を高める上で極めて重要
なメリツトといえる。
と、１ビツト削除用のNAND１５および１ビツ
ト付加用のAND１２、それに変調後のPWM波
出力（１ビツト変調器の出力信号）のタイミング
関係をデジタル信号入力下位３ビツトが（011）
のときを例にして、示している。ここで、変調パ
ターン○エはプリセツト・パルス○アの立ち下がりを
受けて変化するため、プリセツト・パルス○アが
“Ｈ”の期間は変調パターン○エは完全に安定して
おり、AND１２，NAND１５のパルス幅は常に
プリセツトパルス○アのパルス幅（すなわち、１ビ
ツトに相当する基準クロツクの周期に等しい）に
等しく、バラツキを生じることはない。ところ
で、プリセツトパルス○アはPWMカウンタ３のプ
リセツト用信号も兼ねているので、プリセツト・
パルス○アの立ち上がりで、PWMカウンタ３がプ
リセツトされ、PWM波○イが立ち上がる。したが
つて、プリセツト・パルス○アの立ち上がりから、
PWM波○イの立ち上がりまでには、いくらかの時
間遅れを生じている。さらに、PWMカウンタ３
の各Ｔ―FFのプリセツトに要する遅延時間にバ
ラツキがあれば、PWM波イの立ち上がりの遅れ
はプリセツト・データとなるデジタル入力信号に
よつて異なつてくるわけで、これは好ましくな
い。しかしながら、１ビツト変調器６では１ビツ
ト分の削除のみならず、付加も行なつており、そ
のタイミングはプリセツト・パルス○アとほとんど
等しい（ゲートに換算して１段程度）ので、Ｔ―
FFのプリセツトに要する遅延時間およびそのバ
ラツキを実用上、完全に補正することができる。
これはＤ―Ａ変換の精度を高める上で極めて重要
なメリツトといえる。
以上のように本実施例によれば、すべてのタイ
ミングを基準クロツクをカウントすることで合わ
せ、さらにパルス発生器の出力信号をPWMカウ
ンタのプリセツト信号と兼ねることにより、本発
明の目的を達成するとともに、非同期式という簡
単な構成のカウンタを用いても、実用上、伝搬遅
延が誤差要因とならないPWM波を得ることがで
きる。
ミングを基準クロツクをカウントすることで合わ
せ、さらにパルス発生器の出力信号をPWMカウ
ンタのプリセツト信号と兼ねることにより、本発
明の目的を達成するとともに、非同期式という簡
単な構成のカウンタを用いても、実用上、伝搬遅
延が誤差要因とならないPWM波を得ることがで
きる。
なお、実施例においては、主に非同期式のダウ
ン・カウンタを用いて、時間基準発生器１やカウ
ンタ４を構成したが、非同期式のアツプ・カウン
タや、その他のカウンタを用いてもよいことは言
うまでもない。
ン・カウンタを用いて、時間基準発生器１やカウ
ンタ４を構成したが、非同期式のアツプ・カウン
タや、その他のカウンタを用いてもよいことは言
うまでもない。
発明の効果
本発明のPWM装置はデジタル信号入力の所定
の上位ビツトを入力とするPWMカウンタと、前
記PWMカウンタの周期を定める時間基準発生器
と、前記PWMカウンタの周期と等しい周期を有
し、前記デジタル信号入力の１ビツトに相当する
パルス幅を有するパルス発生器と、前記PWMカ
ウンタの周期をカウントするカウンタと、前記カ
ウンタのカウント値および前記デジタル信号入力
の残りの下位ビツトの値に応じて変調パターンを
発生するパターン発生器と、前記パターン発生器
の出力するパターン信号にもとづいてパルス発生
器のパルス出力とPWMカウンタのパルス幅変調
波とを加算もしくは減算する１ビツト変調器を設
けることにより、基準クロツクの周波数やＤ―Ａ
変換の分解能を変えることなく簡単な構成で
PWM波の周期性を高めることができ、PWM波
の平均化に要する時間を短縮することができるた
め、その実用的効果は大きい。
の上位ビツトを入力とするPWMカウンタと、前
記PWMカウンタの周期を定める時間基準発生器
と、前記PWMカウンタの周期と等しい周期を有
し、前記デジタル信号入力の１ビツトに相当する
パルス幅を有するパルス発生器と、前記PWMカ
ウンタの周期をカウントするカウンタと、前記カ
ウンタのカウント値および前記デジタル信号入力
の残りの下位ビツトの値に応じて変調パターンを
発生するパターン発生器と、前記パターン発生器
の出力するパターン信号にもとづいてパルス発生
器のパルス出力とPWMカウンタのパルス幅変調
波とを加算もしくは減算する１ビツト変調器を設
けることにより、基準クロツクの周波数やＤ―Ａ
変換の分解能を変えることなく簡単な構成で
PWM波の周期性を高めることができ、PWM波
の平均化に要する時間を短縮することができるた
め、その実用的効果は大きい。
第１図は本発明の実施例におけるPWM装置の
構成図、第２図は同実施例におけるパターン発生
器の具体回路図、第３図は第２図の具体回路の動
作波形図、第４図は実施例における１ビツト変調
器の具体回路図、第５図は第４図の具体回路の動
作波形図である。 １……時間基準発生器、２……パルス発生器、
３……PWMカウンタ、４……カウンタ、５……
パターン発生器、６……１ビツト変調器。
構成図、第２図は同実施例におけるパターン発生
器の具体回路図、第３図は第２図の具体回路の動
作波形図、第４図は実施例における１ビツト変調
器の具体回路図、第５図は第４図の具体回路の動
作波形図である。 １……時間基準発生器、２……パルス発生器、
３……PWMカウンタ、４……カウンタ、５……
パターン発生器、６……１ビツト変調器。
Claims (1)
- １ 基準クロツクをカウントしてデジタル信号入
力の所定の上位ビツトに応じてパルス幅変調を行
なうPWMカウンタと、前記基準クロツクをカウ
ントして前記PWMカウンタの出力であるパルス
幅変調波の周期を定めるための出力基準信号を発
生する時間基準発生器と、前記時間基準発生器の
カウント出力をデコードして前記出力基準信号と
同一の周期を有しかつ前記基準クロツクの周期と
同一の時間幅を有するパルスを発生させるパルス
発生器と、前記時間基準発生器の出力基準信号ま
たは前記パルス発生器のパルス信号をカウントす
るカウンタと、前記カウンタのカウント値および
前記デジタル信号入力の残りの下位ビツトに応じ
て“Ｈ”または“Ｌ”のパターン信号を発生する
パターン発生器と、前記パターン発生器のパター
ン信号に応じて前記パルス発生器のパルス出力と
前記PWMカウンタのパルス幅変調波とを加算も
しくは減算する１ビツト変調器とを備え、前記１
ビツト変調器よりパルス幅変調波を得ることを特
徴とするパルス幅変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188517A JPS5977721A (ja) | 1982-10-26 | 1982-10-26 | パルス幅変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188517A JPS5977721A (ja) | 1982-10-26 | 1982-10-26 | パルス幅変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977721A JPS5977721A (ja) | 1984-05-04 |
| JPH0123967B2 true JPH0123967B2 (ja) | 1989-05-09 |
Family
ID=16225095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188517A Granted JPS5977721A (ja) | 1982-10-26 | 1982-10-26 | パルス幅変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4178063A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
| EP4177817A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
| EP4177805A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243889A (ja) * | 1988-03-25 | 1989-09-28 | Janome Sewing Mach Co Ltd | ステッピングモータの制御装置 |
| JPH04161100A (ja) * | 1990-10-19 | 1992-06-04 | Fujitsu Ltd | モータの回転速度制御装置 |
| JPH07154995A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | ステップモータ位置決め装置 |
| US6747778B2 (en) | 2000-03-23 | 2004-06-08 | Marconi Communications Limited | Method and apparatus for generating a pulse width modulated signal and optical attenuator controlled by a pulse width modulated signal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136028A (en) * | 1980-03-27 | 1981-10-23 | Toshiba Corp | D-a converter |
| JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
-
1982
- 1982-10-26 JP JP57188517A patent/JPS5977721A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4178063A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
| EP4177817A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
| EP4177805A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977721A (ja) | 1984-05-04 |
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