JPH0537484A - 非同期デジタル多重化装置における低速側出力ラインデコーダ回路のフアーエンド制御方式 - Google Patents
非同期デジタル多重化装置における低速側出力ラインデコーダ回路のフアーエンド制御方式Info
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- JPH0537484A JPH0537484A JP20879591A JP20879591A JPH0537484A JP H0537484 A JPH0537484 A JP H0537484A JP 20879591 A JP20879591 A JP 20879591A JP 20879591 A JP20879591 A JP 20879591A JP H0537484 A JPH0537484 A JP H0537484A
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- 238000000926 separation method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 非同期デジタル多重化装置において対向局の
低速側出力コーダ回路の設定を自局の低速側デコーダ回
路の設定と同一にする。 【構成】 送信側回路は、２種類の入力デコーダ回路１
２，１３とそれらの選択スイッチ１４とデコーダ選択回
路１５、及びデコーダ回路設定情報１６を多重したフレ
ームのスタッフビット２０１〜２０４に乗せるための多
重化回路１７から構成されると共に、受信側回路は、２
種類の出力コーダ回路２１，２２とそれらのコーダ選択
回路、及び受信信号のフレームのスタッフビット２０１
〜２０４から対向局の入力デコーダ回路の設定情報１６
を判別する機能を有する分離回路２５から構成されてお
り、分離回路２５においては受信したスタッフビット２
０１〜２０４の情報により、対向局の入力デコーダ回路
の設定状況を判別しコーダ選択回路２３を制御して、自
動的に自局の低速側の出力コーダ回路を対向局の入力デ
コーダ回路の設定と同一に設定する。
低速側出力コーダ回路の設定を自局の低速側デコーダ回
路の設定と同一にする。 【構成】 送信側回路は、２種類の入力デコーダ回路１
２，１３とそれらの選択スイッチ１４とデコーダ選択回
路１５、及びデコーダ回路設定情報１６を多重したフレ
ームのスタッフビット２０１〜２０４に乗せるための多
重化回路１７から構成されると共に、受信側回路は、２
種類の出力コーダ回路２１，２２とそれらのコーダ選択
回路、及び受信信号のフレームのスタッフビット２０１
〜２０４から対向局の入力デコーダ回路の設定情報１６
を判別する機能を有する分離回路２５から構成されてお
り、分離回路２５においては受信したスタッフビット２
０１〜２０４の情報により、対向局の入力デコーダ回路
の設定状況を判別しコーダ選択回路２３を制御して、自
動的に自局の低速側の出力コーダ回路を対向局の入力デ
コーダ回路の設定と同一に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、データを多重化すると
共に多重化されたデータを非同期で伝送する非同期デジ
タル多重化装置に関するものである。
共に多重化されたデータを非同期で伝送する非同期デジ
タル多重化装置に関するものである。
【０００２】
【従来の技術】従来の非同期デジタル多重化装置は、デ
ータ伝送の開始に先だち、接続する相手装置のラインコ
ードに合わせて、自装置の低速側インターフェースの出
力ラインコーダ回路を手動で設定するようにしている。
ータ伝送の開始に先だち、接続する相手装置のラインコ
ードに合わせて、自装置の低速側インターフェースの出
力ラインコーダ回路を手動で設定するようにしている。
【０００３】
【発明が解決しようとする課題】上述した従来の方式で
は、低速側の出力ラインコーダ回路の設定を手動で行っ
ているために、誤った設定をし易く、この場合直ちにデ
ータ伝送エラーを招来するという問題があった。
は、低速側の出力ラインコーダ回路の設定を手動で行っ
ているために、誤った設定をし易く、この場合直ちにデ
ータ伝送エラーを招来するという問題があった。
【０００４】
【課題を解決するための手段】上述した課題を解決する
ために本発明の低速側出力ラインコーダ回路のファーエ
ンド制御方式は、ニァーエンド局（Ｎｅａｒ−ＥＮＤ
局；自局）の低速側インターフェースの入力ラインデコ
ーダ回路の設定情報を多重化したフレームのスタッフビ
ットに乗せる送信側多重化回路と、ファーエンド局（Ｆ
ａｒ−ＥＮＤ局；対向局）からの受信信号のフレームの
スタッフビットから上記の設定情報を判別しこの判別結
果に基づいてニァーエンド局の低速側インターフェース
の出力ラインデコーダ回路を設定する受信側分離回路と
を備えたものである。
ために本発明の低速側出力ラインコーダ回路のファーエ
ンド制御方式は、ニァーエンド局（Ｎｅａｒ−ＥＮＤ
局；自局）の低速側インターフェースの入力ラインデコ
ーダ回路の設定情報を多重化したフレームのスタッフビ
ットに乗せる送信側多重化回路と、ファーエンド局（Ｆ
ａｒ−ＥＮＤ局；対向局）からの受信信号のフレームの
スタッフビットから上記の設定情報を判別しこの判別結
果に基づいてニァーエンド局の低速側インターフェース
の出力ラインデコーダ回路を設定する受信側分離回路と
を備えたものである。
【０００５】
【作用】ファーエンド局からの受信信号のフレームのス
タッフビットからファーエンド局の設定情報が判別され
これに基づいてニァーエンド局の低速側インターフェー
スの出力ラインデコーダ回路が自動的に選択されるた
め、ファーエンド局とニァーエンド局間は常に同一デー
タコード形式でデータ伝送することが可能となり、デー
タ伝送エラーを抑制できる。
タッフビットからファーエンド局の設定情報が判別され
これに基づいてニァーエンド局の低速側インターフェー
スの出力ラインデコーダ回路が自動的に選択されるた
め、ファーエンド局とニァーエンド局間は常に同一デー
タコード形式でデータ伝送することが可能となり、デー
タ伝送エラーを抑制できる。
【０００６】
【実施例】以下、本発明について図面を参照して説明す
る。ここでは、低速側の多重化装置として、北米ハイア
ラーキの第１次群ＤＳ１（１．５４４Ｍｂ／Ｓ）のイン
ターフェースを有するＭ１２非同期デジタル多重化装置
（以下、Ｍ１２−ＭＵＸ）を例に挙げて説明する。ＤＳ
１のラインコードは、Ｂｅｌｌ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ Ｒｅｓｅｒｃｈの規程しているＴＲ−ＴＳＹ−
０００００９によりＡＭＩコードとＢ８ＺＳコードの２
種類が規程されている。
る。ここでは、低速側の多重化装置として、北米ハイア
ラーキの第１次群ＤＳ１（１．５４４Ｍｂ／Ｓ）のイン
ターフェースを有するＭ１２非同期デジタル多重化装置
（以下、Ｍ１２−ＭＵＸ）を例に挙げて説明する。ＤＳ
１のラインコードは、Ｂｅｌｌ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ Ｒｅｓｅｒｃｈの規程しているＴＲ−ＴＳＹ−
０００００９によりＡＭＩコードとＢ８ＺＳコードの２
種類が規程されている。
【０００７】図１にＭ１２−ＭＵＸを用いた簡単な伝送
システムの構成を示す。同図において、１０１，１０４
はＭ１２−ＭＵＸ、１０２，１０５は加入者系装置、１
０３，１０６はＤＳ１である。ここで図１において、ニ
ァーエンド局のＭ１２−ＭＵＸ１０１と加入者系装置１
０２との間のＤＳ１ライン１０３のラインコードと、フ
ァーエンド局のＭ１２−ＭＵＸ１０４と加入者系装置１
０５との間のＤＳ１ライン１０６のラインコードとは同
一でなければ、上記したように双方のデジタルデータ伝
送において誤りが生じてしまう。本発明は、後述するス
タッフビットにＡＭＩコードであるかまたはＢ８ＺＳコ
ードであるかの設定情報をセットして送信し、受信側に
おいて判別させるようにしたものである。
システムの構成を示す。同図において、１０１，１０４
はＭ１２−ＭＵＸ、１０２，１０５は加入者系装置、１
０３，１０６はＤＳ１である。ここで図１において、ニ
ァーエンド局のＭ１２−ＭＵＸ１０１と加入者系装置１
０２との間のＤＳ１ライン１０３のラインコードと、フ
ァーエンド局のＭ１２−ＭＵＸ１０４と加入者系装置１
０５との間のＤＳ１ライン１０６のラインコードとは同
一でなければ、上記したように双方のデジタルデータ伝
送において誤りが生じてしまう。本発明は、後述するス
タッフビットにＡＭＩコードであるかまたはＢ８ＺＳコ
ードであるかの設定情報をセットして送信し、受信側に
おいて判別させるようにしたものである。
【０００８】次に図３は、ＤＳ１を４チャネル多重した
ときのＤＳ２（６．３１２Ｍｂ／Ｓ）のフレーム構成に
おけるスタッフビット２０１〜２０４の配置状況を示す
タイミングチャートである。このように本実施例におい
ては、後述の送信側多重化回路の入力ラインデコーダ回
路をＢ８ＺＳコード用に設定した場合には、そのチャネ
ルに対応したスタッフビット２０１〜２０４をそれぞれ
「１」にセットし、またＡＭＩコード用に設定した場合
には、スタッフビット２０１〜２０４を「０」にセット
するようにしたものである。
ときのＤＳ２（６．３１２Ｍｂ／Ｓ）のフレーム構成に
おけるスタッフビット２０１〜２０４の配置状況を示す
タイミングチャートである。このように本実施例におい
ては、後述の送信側多重化回路の入力ラインデコーダ回
路をＢ８ＺＳコード用に設定した場合には、そのチャネ
ルに対応したスタッフビット２０１〜２０４をそれぞれ
「１」にセットし、またＡＭＩコード用に設定した場合
には、スタッフビット２０１〜２０４を「０」にセット
するようにしたものである。
【０００９】そして、後述の受信側分離回路は受信信号
からスタッフビット２０１〜２０４を取り出すととも
に、取りだしたスタッフビットを「１」と判別したらそ
のチャネルの出力ラインコーダ回路をＢ８ＺＳコード用
に、また、「０」と判別したらそのチャネルの出力ライ
ンコーダ回路をＡＭＩコード用に設定する。この結果、
送信側から送信されたデータコード形式と同一のコード
形式のデータが受信側において受信され、デジタルデー
タ伝送においてデータ伝送エラーを招来することがな
い。
からスタッフビット２０１〜２０４を取り出すととも
に、取りだしたスタッフビットを「１」と判別したらそ
のチャネルの出力ラインコーダ回路をＢ８ＺＳコード用
に、また、「０」と判別したらそのチャネルの出力ライ
ンコーダ回路をＡＭＩコード用に設定する。この結果、
送信側から送信されたデータコード形式と同一のコード
形式のデータが受信側において受信され、デジタルデー
タ伝送においてデータ伝送エラーを招来することがな
い。
【００１０】次に、図２は、このような非同期デジタル
多重化システムの詳細なブロック図である。同図におい
て、１１は低速側入力信号（例えばＤＳ１のライン信
号）、１２，１３はデコーダ回路、１４はデコーダ回路
選択スイッチ、１５はデコーダ選択回路、１６はデコー
ダ回路設定情報、１７は多重化回路、１８は高速側出力
信号（例えばＤＳ２ライン信号）、１９は低速側出力信
号（例えばＤＳ１ライン信号）、２０はコーダ回路設定
信号、２１，２２はコーダ回路、２３はコーダ選択回
路、２４は高速側入力信号（例えばＤＳ２ライン信
号）、２５は分離回路である。
多重化システムの詳細なブロック図である。同図におい
て、１１は低速側入力信号（例えばＤＳ１のライン信
号）、１２，１３はデコーダ回路、１４はデコーダ回路
選択スイッチ、１５はデコーダ選択回路、１６はデコー
ダ回路設定情報、１７は多重化回路、１８は高速側出力
信号（例えばＤＳ２ライン信号）、１９は低速側出力信
号（例えばＤＳ１ライン信号）、２０はコーダ回路設定
信号、２１，２２はコーダ回路、２３はコーダ選択回
路、２４は高速側入力信号（例えばＤＳ２ライン信
号）、２５は分離回路である。
【００１１】このように送信側回路は、２種類の入力デ
コーダ回路１２，１３とそれらの選択スイッチ１４とデ
コーダ選択回路１５、及びデコーダ回路設定情報１６を
多重したフレームのスタッフビット２０１〜２０４に乗
せるための多重化回路１７から構成されると共に、受信
側回路は、２種類の出力コーダ回路２１，２２とそれら
のコーダ選択回路、及び受信信号のフレームのスタッフ
ビット２０１〜２０４から対向局の入力デコーダ回路の
設定情報１６を判別する機能を有する分離回路２５から
構成されており、分離回路２５においては受信したスタ
ッフビット２０１〜２０４の情報により、対向局の入力
デコーダ回路の設定状況を判別しコーダ選択回路２３を
制御して、自動的に自局の低速側の出力コーダ回路を対
向局の入力デコーダ回路の設定と同一に設定するように
したものである。
コーダ回路１２，１３とそれらの選択スイッチ１４とデ
コーダ選択回路１５、及びデコーダ回路設定情報１６を
多重したフレームのスタッフビット２０１〜２０４に乗
せるための多重化回路１７から構成されると共に、受信
側回路は、２種類の出力コーダ回路２１，２２とそれら
のコーダ選択回路、及び受信信号のフレームのスタッフ
ビット２０１〜２０４から対向局の入力デコーダ回路の
設定情報１６を判別する機能を有する分離回路２５から
構成されており、分離回路２５においては受信したスタ
ッフビット２０１〜２０４の情報により、対向局の入力
デコーダ回路の設定状況を判別しコーダ選択回路２３を
制御して、自動的に自局の低速側の出力コーダ回路を対
向局の入力デコーダ回路の設定と同一に設定するように
したものである。
【００１２】以上説明したように、本発明は、ニァーエ
ンド局の低速側入力ラインデコーダ回路の設定情報をス
タッフビットに挿入して伝達することにより、ファーエ
ンド局側では受信信号からその情報を取りだし出力ライ
ンコーダ回路を自動設定できるという効果を奏する。ま
た、ニァーエンド局とファーエンド局の非同期デジタル
多重化装置の低速側インターフェースのラインコードは
同一でなければならないという条件から、ニァーエンド
局においてファーエンド局の出力ラインコーダ回路の設
定を制御できるという効果がある。
ンド局の低速側入力ラインデコーダ回路の設定情報をス
タッフビットに挿入して伝達することにより、ファーエ
ンド局側では受信信号からその情報を取りだし出力ライ
ンコーダ回路を自動設定できるという効果を奏する。ま
た、ニァーエンド局とファーエンド局の非同期デジタル
多重化装置の低速側インターフェースのラインコードは
同一でなければならないという条件から、ニァーエンド
局においてファーエンド局の出力ラインコーダ回路の設
定を制御できるという効果がある。
【００１３】
【発明の効果】以上説明したように、本発明は、ファー
エンド局からの受信信号のフレームのスタッフビットか
らファーエンド局の設定情報を判別しこれに基づいてニ
ァーエンド局の低速側インターフェースの出力ラインデ
コーダ回路を自動的に選択するようにしたため、ファー
エンド局とニァーエンド局間は常に同一データコード形
式でデータを伝送することが可能となり、この結果、デ
ータ伝送エラーを抑制できるという効果がある。
エンド局からの受信信号のフレームのスタッフビットか
らファーエンド局の設定情報を判別しこれに基づいてニ
ァーエンド局の低速側インターフェースの出力ラインデ
コーダ回路を自動的に選択するようにしたため、ファー
エンド局とニァーエンド局間は常に同一データコード形
式でデータを伝送することが可能となり、この結果、デ
ータ伝送エラーを抑制できるという効果がある。
【図１】本発明の一実施例を示す構成図である。
【図２】上記実施例の詳細構成を示すブロック図であ
る。
る。
【図３】上記実施例の動作状況を示すタイミングチャー
トである。
トである。
１１ 低速側入力信号 １２，１３ デコーダ回路 １４ デコーダ回路選択スイッチ １５ デコーダ選択回路 １６ デコーダ回路設定情報 １７ 多重化回路 １８ 高速側出力信号 １９ 低速側出力信号 ２０ コーダ回路設定信号 ２１，２２ コーダ回路 ２３ コーダ選択回路 ２４ 高速側入力信号 ２５ 分離回路 １０１，１０４ 非同期デジタル多重化装置（Ｍ１２−
ＭＵＸ） １０２，１０５ 加入者系装置 ２０１〜２０４ スタッフビット
ＭＵＸ） １０２，１０５ 加入者系装置 ２０１〜２０４ スタッフビット
Claims (1)
- 【特許請求の範囲】 【請求項１】 データを多重化すると共に多重化された
データを非同期で伝送するデジタル非同期デジタル多重
化装置において、 ニァーエンド局の低速側インターフェースの入力ライン
デコーダ回路の設定情報を多重化したフレームのスタッ
フビットに乗せる送信側多重化回路と、ファーエンド局
からの受信信号のフレームのスタッフビットから前記設
定情報を判別すると共にこの判別結果に基づいてニァー
エンド局の低速側インターフェースの出力ラインデコー
ダ回路を設定する受信側分離回路とを備えたことを特徴
とする非同期デジタル多重化装置における低速側出力ラ
インデコーダ回路のファーエンド制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879591A JPH0537484A (ja) | 1991-07-26 | 1991-07-26 | 非同期デジタル多重化装置における低速側出力ラインデコーダ回路のフアーエンド制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20879591A JPH0537484A (ja) | 1991-07-26 | 1991-07-26 | 非同期デジタル多重化装置における低速側出力ラインデコーダ回路のフアーエンド制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537484A true JPH0537484A (ja) | 1993-02-12 |
Family
ID=16562246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20879591A Pending JPH0537484A (ja) | 1991-07-26 | 1991-07-26 | 非同期デジタル多重化装置における低速側出力ラインデコーダ回路のフアーエンド制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537484A (ja) |
-
1991
- 1991-07-26 JP JP20879591A patent/JPH0537484A/ja active Pending
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