JPH05168073A - 共通線信号挿抜装置 - Google Patents
共通線信号挿抜装置Info
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- JPH05168073A JPH05168073A JP3336609A JP33660991A JPH05168073A JP H05168073 A JPH05168073 A JP H05168073A JP 3336609 A JP3336609 A JP 3336609A JP 33660991 A JP33660991 A JP 33660991A JP H05168073 A JPH05168073 A JP H05168073A
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- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- H04J3/02—Details
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- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 複数のデジタル専用線に複数方路の共通線信
号が多重されて伝送される装置において、デジタル専用
線の高速化、装置内に収容するデジタル専用線の本数の
増加等の装置の大容量化に伴う装置内の動作速度に依存
しない共通線信号挿抜装置を得る。 【構成】 多重化回路３から送出される多重化信号から
共通線信号を抜取り所定の速度に変換し共通線信号制御
装置７に出力する共通線信号抜取り回路５１と、共通線
信号制御装置７からの共通線信号を受け速度変換し多重
化信号上に挿入する共通線信号挿入回路５２と、データ
と共通線信号とのセレクタ５３とを有する共通線信号挿
抜回路５を備え、多重化信号の速度を共通線信号制御装
置７の処理速度まで落とすことでデータの時間スイッチ
の処理速度に依存せずに共通線信号の処理を可能とす
る。
号が多重されて伝送される装置において、デジタル専用
線の高速化、装置内に収容するデジタル専用線の本数の
増加等の装置の大容量化に伴う装置内の動作速度に依存
しない共通線信号挿抜装置を得る。 【構成】 多重化回路３から送出される多重化信号から
共通線信号を抜取り所定の速度に変換し共通線信号制御
装置７に出力する共通線信号抜取り回路５１と、共通線
信号制御装置７からの共通線信号を受け速度変換し多重
化信号上に挿入する共通線信号挿入回路５２と、データ
と共通線信号とのセレクタ５３とを有する共通線信号挿
抜回路５を備え、多重化信号の速度を共通線信号制御装
置７の処理速度まで落とすことでデータの時間スイッチ
の処理速度に依存せずに共通線信号の処理を可能とす
る。
Description
【０００１】
【産業上の利用分野】この発明は、高速デジタル多重化
装置による共通線信号挿抜装置に関するものである。
装置による共通線信号挿抜装置に関するものである。
【０００２】
【従来の技術】図７は特開昭６０−１５３６９７号公報
に示された従来の共通線信号挿抜装置を示したもので、
図中、１はデジタル専用線のデジタル信号、２はデジタ
ルターミナルＤＴＩ1〜n 、３は多重化回路、６はデジ
タル交換通話路、７は共通線信号制御装置、８は交換制
御装置、１２は多重分離回路、１０は送受信時間スイッ
チで、受信側時間スイッチ１０ａ、送信側時間スイッチ
１０ｂを有する。
に示された従来の共通線信号挿抜装置を示したもので、
図中、１はデジタル専用線のデジタル信号、２はデジタ
ルターミナルＤＴＩ1〜n 、３は多重化回路、６はデジ
タル交換通話路、７は共通線信号制御装置、８は交換制
御装置、１２は多重分離回路、１０は送受信時間スイッ
チで、受信側時間スイッチ１０ａ、送信側時間スイッチ
１０ｂを有する。
【０００３】次に動作について説明する。デジタル専用
線のデジタル信号１は、デジタルターミナルＤＴＩ1〜n
２で終端される。デジタルターミナルＤＴＩ1〜n ２
は、デジタル専用線の符号化・復合化、フレーム同期、
フレームアライメント、及び各種アラーム信号の検出回
路から構成される。複数のデジタルターミナルＤＴＩ1
〜n ２からの出力は、複数のデジタル信号１を多重化す
る多重化回路３に入り、例えば１．５Ｍｂｐｓのデジタ
ル信号１が４本であれば、多重化回路３により６Ｍｂｐ
ｓ以上の速度に上記４本のデジタル信号１を多重化し出
力する。
線のデジタル信号１は、デジタルターミナルＤＴＩ1〜n
２で終端される。デジタルターミナルＤＴＩ1〜n ２
は、デジタル専用線の符号化・復合化、フレーム同期、
フレームアライメント、及び各種アラーム信号の検出回
路から構成される。複数のデジタルターミナルＤＴＩ1
〜n ２からの出力は、複数のデジタル信号１を多重化す
る多重化回路３に入り、例えば１．５Ｍｂｐｓのデジタ
ル信号１が４本であれば、多重化回路３により６Ｍｂｐ
ｓ以上の速度に上記４本のデジタル信号１を多重化し出
力する。
【０００４】多重化した出力信号は、受信側時間スイッ
チ１０ａに入力され、ここで、データと共通線信号とに
分離され、それぞれデジタル交換通話路６と共通線信号
制御装置７に入力される。デジタル交換通話路６の出力
と共通線信号制御装置７の出力は、送信側時間スイッチ
１０ｂに入力され、ここで、データと共通線信号とが多
重化される。多重化信号は、多重分離回路１２によって
複数のデジタルターミナルＤＴＩ1〜n ２に分離接続さ
れたのち、デジタルターミナルＤＴＩ1〜n ２にてデジ
タル専用線に出力される。
チ１０ａに入力され、ここで、データと共通線信号とに
分離され、それぞれデジタル交換通話路６と共通線信号
制御装置７に入力される。デジタル交換通話路６の出力
と共通線信号制御装置７の出力は、送信側時間スイッチ
１０ｂに入力され、ここで、データと共通線信号とが多
重化される。多重化信号は、多重分離回路１２によって
複数のデジタルターミナルＤＴＩ1〜n ２に分離接続さ
れたのち、デジタルターミナルＤＴＩ1〜n ２にてデジ
タル専用線に出力される。
【０００５】受信側時間スイッチ１０ａは、多重化回路
３からの多重化信号から所定の１つまたは複数の６４Ｋ
ｂｐｓの共通線信号とデータとの分離を行う。逆に、送
信側時間スイッチ１０ｂは、１つまたは複数の６４Ｋｂ
ｐｓの共通線信号を所定の多重化信号の１つまたは複数
の所定の位置に挿入し、デジタルターミナルＤＴＩ1 〜n
２を介してデジタル専用線に送出する。
３からの多重化信号から所定の１つまたは複数の６４Ｋ
ｂｐｓの共通線信号とデータとの分離を行う。逆に、送
信側時間スイッチ１０ｂは、１つまたは複数の６４Ｋｂ
ｐｓの共通線信号を所定の多重化信号の１つまたは複数
の所定の位置に挿入し、デジタルターミナルＤＴＩ1 〜n
２を介してデジタル専用線に送出する。
【０００６】共通線信号制御装置７は、上記６４Ｋｂｐ
ｓ共通線信号チャンネルからの信号を入力としてデータ
の誤り訂正機能、相手先とのデータリンクの確立、フレ
ーム構成の組み立て、及びフレーム内信号の解読等を行
い、交換制御装置８へ処理結果を送出する。交換制御装
置８は相手局への送出データを共通線信号制御装置７へ
送出し、共通線信号制御装置７は、相手局へ送出するた
めのデータの組み立て、データリンクの確立等を行い、
上記送出側の時間スイッチ１０ｂに６４Ｋｂｐｓの共通
線信号として出力する。
ｓ共通線信号チャンネルからの信号を入力としてデータ
の誤り訂正機能、相手先とのデータリンクの確立、フレ
ーム構成の組み立て、及びフレーム内信号の解読等を行
い、交換制御装置８へ処理結果を送出する。交換制御装
置８は相手局への送出データを共通線信号制御装置７へ
送出し、共通線信号制御装置７は、相手局へ送出するた
めのデータの組み立て、データリンクの確立等を行い、
上記送出側の時間スイッチ１０ｂに６４Ｋｂｐｓの共通
線信号として出力する。
【０００７】
【発明が解決しようとする課題】従来の共通線信号挿抜
装置は以上のように構成されていたので、高速なデジタ
ル専用線の収容を行う際または専用線の多重化本数を増
やす等装置の大容量化を図る場合、多重化回路３及び多
重分離回路１２の入出力データの速度が高くなり、送受
信時間スイッチ１０の処理速度を速くする必要が出てく
る。ここで、受信側時間スイッチ１０ａでは、データと
共通線信号を同一回路で処理していることで共通線信号
の読み出される速度が速くなることと、また逆に、共通
線信号の書き込み速度が速くなることとなり、高速な入
出力速度に対応しうる共通線信号制御装置７が必要にな
る。
装置は以上のように構成されていたので、高速なデジタ
ル専用線の収容を行う際または専用線の多重化本数を増
やす等装置の大容量化を図る場合、多重化回路３及び多
重分離回路１２の入出力データの速度が高くなり、送受
信時間スイッチ１０の処理速度を速くする必要が出てく
る。ここで、受信側時間スイッチ１０ａでは、データと
共通線信号を同一回路で処理していることで共通線信号
の読み出される速度が速くなることと、また逆に、共通
線信号の書き込み速度が速くなることとなり、高速な入
出力速度に対応しうる共通線信号制御装置７が必要にな
る。
【０００８】しかしながら、通常市販されているＩＣ，
ＬＳＩ等で共通線信号制御装置７を構成すると、高価で
かつサポート可能なチャネル数が少なくなる欠点があっ
た。また、送受信時間スイッチ１０がデータと共に共通
線信号を同一の回路で処理することで送受信時間スイッ
チ１０自体の故障が共通線信号の処理に対して影響する
ことなどの欠点があった。
ＬＳＩ等で共通線信号制御装置７を構成すると、高価で
かつサポート可能なチャネル数が少なくなる欠点があっ
た。また、送受信時間スイッチ１０がデータと共に共通
線信号を同一の回路で処理することで送受信時間スイッ
チ１０自体の故障が共通線信号の処理に対して影響する
ことなどの欠点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、大容量化に伴う入出力速度に
依存しないで、共通線信号制御装置が共通線信号の処理
ができ、かつ時間スイッチを用いることなく共通線信号
の処理が可能な共通線信号挿抜装置を得ることを目的と
している。
るためになされたもので、大容量化に伴う入出力速度に
依存しないで、共通線信号制御装置が共通線信号の処理
ができ、かつ時間スイッチを用いることなく共通線信号
の処理が可能な共通線信号挿抜装置を得ることを目的と
している。
【００１０】
【課題を解決するための手段】この発明に係る共通線信
号挿抜装置は、複数のデジタル専用線に１つまたは複数
方路の共通線信号が多重されて伝送される装置におい
て、上記デジタル専用線上の信号を終端するデジタルタ
ーミナル回路と、複数のデジタルターミナル回路からの
信号を多重化する多重化回路と、該多重化信号の共通線
信号を抜取り所定の速度に変換し共通線信号制御装置に
出力する共通線信号抜取り回路と、共通線信号制御装置
からの共通線信号を受け速度変換し上記多重化信号上に
共通線信号を挿入する共通線信号挿入回路と、多重化信
号を分離し上記デジタルターミナル回路に送出する多重
分離回路とを備えたものである。
号挿抜装置は、複数のデジタル専用線に１つまたは複数
方路の共通線信号が多重されて伝送される装置におい
て、上記デジタル専用線上の信号を終端するデジタルタ
ーミナル回路と、複数のデジタルターミナル回路からの
信号を多重化する多重化回路と、該多重化信号の共通線
信号を抜取り所定の速度に変換し共通線信号制御装置に
出力する共通線信号抜取り回路と、共通線信号制御装置
からの共通線信号を受け速度変換し上記多重化信号上に
共通線信号を挿入する共通線信号挿入回路と、多重化信
号を分離し上記デジタルターミナル回路に送出する多重
分離回路とを備えたものである。
【００１１】また、上記共通線抜取り回路を、高速な多
重化信号上にある１つまたは複数方路の共通線信号の有
意情報とその速度情報及び共通線信号の方路の先頭位置
を示す先頭情報を記憶した設定メモリと、先頭情報と速
度情報及び共通線信号を速度変換する受信側速度変換メ
モリと、上記有意情報と速度情報及び先頭情報に従い受
信側速度変換メモリの高速側の制御を行う高速側コント
ローラと、速度変換された先頭情報と速度情報に従い速
度変換された共通線信号を共通線信号制御装置に出力す
る低速側コントローラとで構成すると共に、上記共通線
信号挿入回路に、共通線信号制御装置からの共通線信号
を速度変換する送信側速度変換メモリを備え、かつ上記
速度変換された先頭情報と速度情報に従い共通線信号制
御装置からの共通線信号を送信側速度変換メモリに入力
する上記低速側コントローラと、上記設定メモリからの
有意情報と速度情報及び先頭情報に従い上記送信側速度
変換メモリから高速な多重化信号線上に共通線信号を読
み出す制御を行う上記高速側コントローラとを共用して
備え、低速側コントローラにより、先頭情報の変化と速
度情報で共通線信号の方路毎のイネーブル信号を生成
し、該イネーブル信号期間に共通線信号制御装置と共通
線信号の入出力を行うものである。
重化信号上にある１つまたは複数方路の共通線信号の有
意情報とその速度情報及び共通線信号の方路の先頭位置
を示す先頭情報を記憶した設定メモリと、先頭情報と速
度情報及び共通線信号を速度変換する受信側速度変換メ
モリと、上記有意情報と速度情報及び先頭情報に従い受
信側速度変換メモリの高速側の制御を行う高速側コント
ローラと、速度変換された先頭情報と速度情報に従い速
度変換された共通線信号を共通線信号制御装置に出力す
る低速側コントローラとで構成すると共に、上記共通線
信号挿入回路に、共通線信号制御装置からの共通線信号
を速度変換する送信側速度変換メモリを備え、かつ上記
速度変換された先頭情報と速度情報に従い共通線信号制
御装置からの共通線信号を送信側速度変換メモリに入力
する上記低速側コントローラと、上記設定メモリからの
有意情報と速度情報及び先頭情報に従い上記送信側速度
変換メモリから高速な多重化信号線上に共通線信号を読
み出す制御を行う上記高速側コントローラとを共用して
備え、低速側コントローラにより、先頭情報の変化と速
度情報で共通線信号の方路毎のイネーブル信号を生成
し、該イネーブル信号期間に共通線信号制御装置と共通
線信号の入出力を行うものである。
【００１２】さらに、上記共通線抜取り回路を、高速な
多重化信号上にある１つまたは複数方路の共通線信号の
有意情報とその速度情報及び共通線信号の方路を示す方
路情報を記憶した設定メモリと、方路情報と共通線信号
を速度変換する受信側速度変換メモリと、上記有意情報
と速度情報に従い受信側速度変換メモリの高速側の制御
を行う高速側コントローラと、速度変換された方路情報
に従い速度変換された共通線信号を共通線信号制御装置
に出力する低速側コントローラとで構成すると共に、上
記共通線信号挿入回路に、共通線信号制御装置からの共
通線信号を速度変換する送信側速度変換メモリを備え、
かつ上記速度変換された方路情報に従い共通線信号制御
装置からの共通線信号を送信側速度変換メモリに入力す
る上記低速側コントローラと、上記設定メモリからの有
意情報と速度情報に従い上記送信側速度変換メモリから
高速な多重化信号線上に共通線信号を読み出す制御を行
う上記高速側コントローラとを共用して備え、低速側コ
ントローラにより、方路情報をデコードすることで共通
線信号の方路毎のイネーブル信号を生成し、該イネーブ
ル信号期間に共通線信号制御装置と共通線信号の入出力
を行うものである。
多重化信号上にある１つまたは複数方路の共通線信号の
有意情報とその速度情報及び共通線信号の方路を示す方
路情報を記憶した設定メモリと、方路情報と共通線信号
を速度変換する受信側速度変換メモリと、上記有意情報
と速度情報に従い受信側速度変換メモリの高速側の制御
を行う高速側コントローラと、速度変換された方路情報
に従い速度変換された共通線信号を共通線信号制御装置
に出力する低速側コントローラとで構成すると共に、上
記共通線信号挿入回路に、共通線信号制御装置からの共
通線信号を速度変換する送信側速度変換メモリを備え、
かつ上記速度変換された方路情報に従い共通線信号制御
装置からの共通線信号を送信側速度変換メモリに入力す
る上記低速側コントローラと、上記設定メモリからの有
意情報と速度情報に従い上記送信側速度変換メモリから
高速な多重化信号線上に共通線信号を読み出す制御を行
う上記高速側コントローラとを共用して備え、低速側コ
ントローラにより、方路情報をデコードすることで共通
線信号の方路毎のイネーブル信号を生成し、該イネーブ
ル信号期間に共通線信号制御装置と共通線信号の入出力
を行うものである。
【００１３】
【作用】本発明においては、共通線信号抜取り回路によ
り、多重化信号の共通線を抜取り所定の速度に変換し共
通線信号制御装置に出力し、共通線信号挿入回路によ
り、共通線信号制御装置からの共通線信号を受け速度変
換し多重化信号上に共通線信号を挿入する。
り、多重化信号の共通線を抜取り所定の速度に変換し共
通線信号制御装置に出力し、共通線信号挿入回路によ
り、共通線信号制御装置からの共通線信号を受け速度変
換し多重化信号上に共通線信号を挿入する。
【００１４】また、共通線信号の先頭情報により方路を
識別し、速度変換した低速側コントローラでその先頭情
報の変化毎に共通線信号の方路が異なると判断し、共通
線信号制御装置に出力する共通線信号の方路毎のイネー
ブル信号を切り替える。
識別し、速度変換した低速側コントローラでその先頭情
報の変化毎に共通線信号の方路が異なると判断し、共通
線信号制御装置に出力する共通線信号の方路毎のイネー
ブル信号を切り替える。
【００１５】また、低速コントローラ側で速度変換後の
共通線信号の方路情報をデコードすることにより、共通
線信号制御装置に出力する共通線信号のイネーブル信号
を生成し、変更しない方路に対しては変更前の方路情報
を保持することで、方路毎のイネーブル信号を固定的に
出力させる。
共通線信号の方路情報をデコードすることにより、共通
線信号制御装置に出力する共通線信号のイネーブル信号
を生成し、変更しない方路に対しては変更前の方路情報
を保持することで、方路毎のイネーブル信号を固定的に
出力させる。
【００１６】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図７と同一部分は同一符号を付して示
す図１において、新たな構成として、５は共通線信号挿
抜回路で、多重化回路３から送出される多重化信号から
共通線信号を抜取り所定の速度に変換し共通線信号制御
装置７に出力する共通線信号抜取り回路５１と、共通線
信号制御装置７からの共通線信号を受け速度変換し多重
化信号上に挿入する共通線信号挿入回路５２と、データ
と共通線信号とのセレクタ５３とを備える。なお、１３
は１フレームの多重化信号を示す。
ついて説明する。図７と同一部分は同一符号を付して示
す図１において、新たな構成として、５は共通線信号挿
抜回路で、多重化回路３から送出される多重化信号から
共通線信号を抜取り所定の速度に変換し共通線信号制御
装置７に出力する共通線信号抜取り回路５１と、共通線
信号制御装置７からの共通線信号を受け速度変換し多重
化信号上に挿入する共通線信号挿入回路５２と、データ
と共通線信号とのセレクタ５３とを備える。なお、１３
は１フレームの多重化信号を示す。
【００１７】次に動作について説明する。図１におい
て、デジタル専用線のデジタル信号１は、デジタルター
ミナルＤＴＩ1〜n ２で終端され、多重化回路３に接続
される。デジタルターミナルＤＴＩ1〜n ２及び多重化
回路３の動作は、従来例の図７と同様である。多重化回
路３の出力信号は、６４ｋ×ｎを単位とする図２に示す
ような複数の方路Ｌ１，Ｌ２，・・・・，Ｌｎからの共
通線信号１３１，１３２，・・・，１３ｎが多重化され
た多重化信号１３となり、各方路には各方路毎に速度が
同一または異なる共通線信号、例えば共通線信号１３１
が１６ｋ、共通線信号１３２が２５６ｋ、共通線信号１
３ｎが６４ｋ等の信号が存在する。
て、デジタル専用線のデジタル信号１は、デジタルター
ミナルＤＴＩ1〜n ２で終端され、多重化回路３に接続
される。デジタルターミナルＤＴＩ1〜n ２及び多重化
回路３の動作は、従来例の図７と同様である。多重化回
路３の出力信号は、６４ｋ×ｎを単位とする図２に示す
ような複数の方路Ｌ１，Ｌ２，・・・・，Ｌｎからの共
通線信号１３１，１３２，・・・，１３ｎが多重化され
た多重化信号１３となり、各方路には各方路毎に速度が
同一または異なる共通線信号、例えば共通線信号１３１
が１６ｋ、共通線信号１３２が２５６ｋ、共通線信号１
３ｎが６４ｋ等の信号が存在する。
【００１８】多重化回路３の出力は、デジタル交換通話
路６と共通線信号抜取り回路５１に分岐接続される。共
通線信号抜取り回路５１からは、多重化信号上の所定の
位置にある１つまたは複数の共通線信号が共通線信号制
御装置７の入力速度に変換され出力される。逆に、デジ
タル交換通話路６からのデータは、セレクタ５３に接続
され、共通線出力制御装置７からは、共通線信号が共通
線信号制御装置７の出力速度に従い共通線信号挿入回路
５１に接続される。共通線信号挿入回路５１は、多重化
信号１３の多重化速度に速度変換した上記共通線信号を
所定の位置に送出し、セレクタ５３によって、データと
多重化され多重化信号１３となる。多重化信号１３は、
多重分離回路１２により各回線毎に分離されたのちデジ
タルターミナルＤＴＩ1〜n ２からデジタル専用線に送
出される。
路６と共通線信号抜取り回路５１に分岐接続される。共
通線信号抜取り回路５１からは、多重化信号上の所定の
位置にある１つまたは複数の共通線信号が共通線信号制
御装置７の入力速度に変換され出力される。逆に、デジ
タル交換通話路６からのデータは、セレクタ５３に接続
され、共通線出力制御装置７からは、共通線信号が共通
線信号制御装置７の出力速度に従い共通線信号挿入回路
５１に接続される。共通線信号挿入回路５１は、多重化
信号１３の多重化速度に速度変換した上記共通線信号を
所定の位置に送出し、セレクタ５３によって、データと
多重化され多重化信号１３となる。多重化信号１３は、
多重分離回路１２により各回線毎に分離されたのちデジ
タルターミナルＤＴＩ1〜n ２からデジタル専用線に送
出される。
【００１９】従って、共通線信号の挿抜のために、従来
例の如く、デジタル交換通話路６の後段に送受信時間ス
イッチを別途設ける必要がなく、データの多重容量とは
無関係に共通線信号の挿抜回路が構成でき、回路が簡単
になる。
例の如く、デジタル交換通話路６の後段に送受信時間ス
イッチを別途設ける必要がなく、データの多重容量とは
無関係に共通線信号の挿抜回路が構成でき、回路が簡単
になる。
【００２０】実施例２．次に、図３は上記共通線信号挿
抜回路５の具体的構成図を示す。共通線信号挿抜回路５
を構成する共通線信号抜取り回路５１としては、受信側
速度変換メモリ５１Ａ、設定メモリ５１Ｂ、高速側コン
トローラ５１Ｃ及び低速側コントローラ５１Ｄを有す
る。なお、５１ｅ，５１ｆ，５１ｇ，５１ｈはそれぞれ
共通線信号の有意信号、速度情報、方路の先頭を示す先
頭情報及び方路毎のイネーブル信号を示す。また、共通
線信号挿入回路５２としては、上記設定メモリ５１Ｂと
高速側コントローラ５１Ｃ及び低速側コントローラ５１
Ｄを共通して備えると共に、送信側速度変換メモリ５２
Ａを有する。
抜回路５の具体的構成図を示す。共通線信号挿抜回路５
を構成する共通線信号抜取り回路５１としては、受信側
速度変換メモリ５１Ａ、設定メモリ５１Ｂ、高速側コン
トローラ５１Ｃ及び低速側コントローラ５１Ｄを有す
る。なお、５１ｅ，５１ｆ，５１ｇ，５１ｈはそれぞれ
共通線信号の有意信号、速度情報、方路の先頭を示す先
頭情報及び方路毎のイネーブル信号を示す。また、共通
線信号挿入回路５２としては、上記設定メモリ５１Ｂと
高速側コントローラ５１Ｃ及び低速側コントローラ５１
Ｄを共通して備えると共に、送信側速度変換メモリ５２
Ａを有する。
【００２１】次に動作について説明する。図１の多重化
回路３からの多重化信号１３が、図３の受信信号ＲｘＤ
として受信側速度変換メモリ５１Ａに入力される。Ｒｘ
Ｄ信号は前述したように１つまたは複数の方路の共通線
信号がデータとともに多重化されている信号であり、そ
の共通線信号の各種属性は設定メモリ５１Ｂに記憶され
ている。すなわち、設定メモリ５１Ｂには、図４に示す
如く、多重化回線のタイムスロットをアドレスにして、
方路毎の多重化回線上の共通線信号の有意受信情報５１
ｅに速度情報５１ｆ及び共通線信号の方路の先頭を示す
先頭情報５１ｇが記憶されている。
回路３からの多重化信号１３が、図３の受信信号ＲｘＤ
として受信側速度変換メモリ５１Ａに入力される。Ｒｘ
Ｄ信号は前述したように１つまたは複数の方路の共通線
信号がデータとともに多重化されている信号であり、そ
の共通線信号の各種属性は設定メモリ５１Ｂに記憶され
ている。すなわち、設定メモリ５１Ｂには、図４に示す
如く、多重化回線のタイムスロットをアドレスにして、
方路毎の多重化回線上の共通線信号の有意受信情報５１
ｅに速度情報５１ｆ及び共通線信号の方路の先頭を示す
先頭情報５１ｇが記憶されている。
【００２２】上記設定メモリ５１Ｂからは、タイムスロ
ットの先頭よりシーケンシャルにタイムスロット単位に
上記情報が読み出され、上記情報が高速側コントローラ
５１Ｃに入力される。この高速側コントローラ５１Ｃ
は、ＲｘＤ信号上の共通線信号が存在するビット位置を
判別し、そのビット位置に受信側速度変換メモリ５１Ａ
への書き込みアドレス信号、アクセスイネーブル信号を
出力し、その位置にある共通線信号とともに設定メモリ
５１Ｂからの共通線信号の先頭情報５１ｇ及び速度情報
５１ｆを受信側速度変換メモリ５１Ａに書き込む。
ットの先頭よりシーケンシャルにタイムスロット単位に
上記情報が読み出され、上記情報が高速側コントローラ
５１Ｃに入力される。この高速側コントローラ５１Ｃ
は、ＲｘＤ信号上の共通線信号が存在するビット位置を
判別し、そのビット位置に受信側速度変換メモリ５１Ａ
への書き込みアドレス信号、アクセスイネーブル信号を
出力し、その位置にある共通線信号とともに設定メモリ
５１Ｂからの共通線信号の先頭情報５１ｇ及び速度情報
５１ｆを受信側速度変換メモリ５１Ａに書き込む。
【００２３】一方、共通線信号制御装置７の所定の入出
力速度で動作する低速側コントローラ５１Ｄは、受信側
速度変換メモリ５１Ａの先頭からアドレスを出力する。
受信側速度変換メモリ５１Ａは、速度変換後の共通線信
号、共通線信号の先頭情報及び速度情報を読み出し、こ
の共通線信号は、共通線信号制御装置７に入力され、速
度変換後の先頭情報及び速度情報は、低速側コントロー
ラ５１Ｄに入力される。低速側コントローラ５１Ｄは、
上記速度変換後の先頭情報の変化と速度情報とで方路毎
のイネーブル信号５１ｈを生成し、そのイネーブル信号
５１ｈと受信側速度変換メモリ５１Ａから読み出された
共通線信号とを共通線信号制御装置７に出力する。
力速度で動作する低速側コントローラ５１Ｄは、受信側
速度変換メモリ５１Ａの先頭からアドレスを出力する。
受信側速度変換メモリ５１Ａは、速度変換後の共通線信
号、共通線信号の先頭情報及び速度情報を読み出し、こ
の共通線信号は、共通線信号制御装置７に入力され、速
度変換後の先頭情報及び速度情報は、低速側コントロー
ラ５１Ｄに入力される。低速側コントローラ５１Ｄは、
上記速度変換後の先頭情報の変化と速度情報とで方路毎
のイネーブル信号５１ｈを生成し、そのイネーブル信号
５１ｈと受信側速度変換メモリ５１Ａから読み出された
共通線信号とを共通線信号制御装置７に出力する。
【００２４】上記と同一方路の共通線信号の共通線信号
制御装置７からの出力は、上記イネーブル信号５１ｈ期
間と同じタイミングで行い、低速側コントローラ５１Ｄ
の書き込みアドレスに従い送信側速度変換メモリ５２Ａ
に入力される。この書き込みアドレスは、受信側速度変
換メモリ５１Ａから共通線信号制御装置７に読み出され
る共通線信号と同一アドレスとなる。また、一方、送信
側速度変換メモリ５２Ａからの高速側への読み出しアド
レスは、高速側コントローラ５１Ｃが出力し、その読み
出しアドレスは、上記ＲｘＤ信号上の同一方路の共通線
信号を受信側速度変換メモリ５１Ａに書き込むアドレス
と同一のものである。
制御装置７からの出力は、上記イネーブル信号５１ｈ期
間と同じタイミングで行い、低速側コントローラ５１Ｄ
の書き込みアドレスに従い送信側速度変換メモリ５２Ａ
に入力される。この書き込みアドレスは、受信側速度変
換メモリ５１Ａから共通線信号制御装置７に読み出され
る共通線信号と同一アドレスとなる。また、一方、送信
側速度変換メモリ５２Ａからの高速側への読み出しアド
レスは、高速側コントローラ５１Ｃが出力し、その読み
出しアドレスは、上記ＲｘＤ信号上の同一方路の共通線
信号を受信側速度変換メモリ５１Ａに書き込むアドレス
と同一のものである。
【００２５】実施例３．次に、図５は図３に示す共通線
信号挿抜回路５の他の実施例を示すものであり、また、
図６はこの実施例３において設定メモリ５１ｂに多重化
信号のタイムスロット単位に設定される内容を示し、こ
の設定メモリ５１ｂには、共通線信号の各種属性とし
て、共通線信号の有意情報５１ｅと速度情報５１ｆ及び
方路情報５１ｉが記憶されている。
信号挿抜回路５の他の実施例を示すものであり、また、
図６はこの実施例３において設定メモリ５１ｂに多重化
信号のタイムスロット単位に設定される内容を示し、こ
の設定メモリ５１ｂには、共通線信号の各種属性とし
て、共通線信号の有意情報５１ｅと速度情報５１ｆ及び
方路情報５１ｉが記憶されている。
【００２６】すなわち、この実施例３と前述した実施例
２との相違は、設定メモリ５１ｂの情報の持たせ方の違
いによる。実施例２が共通線信号の先頭情報５１ｇとい
う形で共通線信号の方路の識別に使用しているため、速
度変換した低速側では、その先頭情報の変化を検出する
毎に共通線信号の方路が異なると判断し、その先頭情報
の変化毎に共通線信号制御装置７に出力する共通線信号
の方路毎のイネーブル信号５１ｈを切り替えるようにし
たものであるのに対して、実施例３では、共通線信号の
方路情報５１ｉそのものをもたせ、速度変換した低速側
では速度変換後の方路情報を単にデコードすることで、
共通線信号制御装置７に出力する共通線信号のイネーブ
ル信号５１ｈを生成するようにし、かつ新たな方路の追
加や削除等の設定メモリの変更に対しても、変更しない
方路に対しては変更前の方路情報５１ｉを保持すること
で、方路毎のイネーブル信号５１ｈを固定的に出力させ
ておくことを可能にした点による。
２との相違は、設定メモリ５１ｂの情報の持たせ方の違
いによる。実施例２が共通線信号の先頭情報５１ｇとい
う形で共通線信号の方路の識別に使用しているため、速
度変換した低速側では、その先頭情報の変化を検出する
毎に共通線信号の方路が異なると判断し、その先頭情報
の変化毎に共通線信号制御装置７に出力する共通線信号
の方路毎のイネーブル信号５１ｈを切り替えるようにし
たものであるのに対して、実施例３では、共通線信号の
方路情報５１ｉそのものをもたせ、速度変換した低速側
では速度変換後の方路情報を単にデコードすることで、
共通線信号制御装置７に出力する共通線信号のイネーブ
ル信号５１ｈを生成するようにし、かつ新たな方路の追
加や削除等の設定メモリの変更に対しても、変更しない
方路に対しては変更前の方路情報５１ｉを保持すること
で、方路毎のイネーブル信号５１ｈを固定的に出力させ
ておくことを可能にした点による。
【００２７】次に動作について説明する。図１の多重化
回路３からの多重化信号１３が、図３と同様に図５のＲ
ｘＤ信号として受信側速度変換メモリ５１ａに入力され
る。設定メモリ５１ｂには、多重化回線のタイムスロッ
トをアドレスにして、方路毎の多重化回線上の共通線信
号の有意情報５１ｅ、速度情報５１ｆ及び共通線信号の
方路を示す方路情報５１ｉが記憶されている。設定メモ
リ５１ｂからは、タイムスロットの先頭よりシーケンシ
ャルにタイムスロット単位に上記情報が読み出され、上
記情報が高速側コントローラ５１Ｃに入力される。この
高速側コントローラ５１Ｃは、ＲｘＤ信号の共通線信号
が存在するビット位置を判別し、そのビット位置に受信
側速度変換メモリ５１ａへのアドレス信号、アクセスイ
ネーブル信号を出力し、その位置にある共通線信号とと
もに設定メモリ５１ｂからの共通線信号の方路情報５１
ｉを受信側速度変換メモリ５１ａに書き込む。
回路３からの多重化信号１３が、図３と同様に図５のＲ
ｘＤ信号として受信側速度変換メモリ５１ａに入力され
る。設定メモリ５１ｂには、多重化回線のタイムスロッ
トをアドレスにして、方路毎の多重化回線上の共通線信
号の有意情報５１ｅ、速度情報５１ｆ及び共通線信号の
方路を示す方路情報５１ｉが記憶されている。設定メモ
リ５１ｂからは、タイムスロットの先頭よりシーケンシ
ャルにタイムスロット単位に上記情報が読み出され、上
記情報が高速側コントローラ５１Ｃに入力される。この
高速側コントローラ５１Ｃは、ＲｘＤ信号の共通線信号
が存在するビット位置を判別し、そのビット位置に受信
側速度変換メモリ５１ａへのアドレス信号、アクセスイ
ネーブル信号を出力し、その位置にある共通線信号とと
もに設定メモリ５１ｂからの共通線信号の方路情報５１
ｉを受信側速度変換メモリ５１ａに書き込む。
【００２８】一方、共通線信号制御装置７の所定の入出
力速度で動作する低速側コントローラ５１ｄは、受信側
速度変換メモリ５１ａの先頭からアドレスを出力する。
受信側速度変換メモリ５１ａは、速度変換後の共通線信
号、共通線信号の方路情報を読み出し、この共通線信号
は、共通線信号制御装置７に入力され、速度変換後の方
路情報は、低速側コントローラ５１ｄに入力される。低
速側コントローラ５１ｄは、上記方路情報をデコードす
る事により、方路毎の共通線信号のイネーブル信号５１
ｈを生成し、上記受信側速度変換メモリ５１ａから読み
出した速度変換された共通線信号と上記イネーブル信号
５１ｈとを共通線信号制御装置７へ出力する。
力速度で動作する低速側コントローラ５１ｄは、受信側
速度変換メモリ５１ａの先頭からアドレスを出力する。
受信側速度変換メモリ５１ａは、速度変換後の共通線信
号、共通線信号の方路情報を読み出し、この共通線信号
は、共通線信号制御装置７に入力され、速度変換後の方
路情報は、低速側コントローラ５１ｄに入力される。低
速側コントローラ５１ｄは、上記方路情報をデコードす
る事により、方路毎の共通線信号のイネーブル信号５１
ｈを生成し、上記受信側速度変換メモリ５１ａから読み
出した速度変換された共通線信号と上記イネーブル信号
５１ｈとを共通線信号制御装置７へ出力する。
【００２９】上記と同一方路の共通線信号の共通線信号
制御装置７からの出力は、上記イネーブル信号５１ｈ期
間と同じタイミングで行い、低速側コントローラ５１ｄ
の書き込みアドレスに従い送信側速度変換メモリ５２ａ
に接続される。この書き込みアドレスは、受信側速度変
換メモリ５１ａから共通線信号制御装置７に読み出され
る共通線信号と同一アドレスとなる。また、一方、送信
側速度変換メモリ５２ａからの高速側への読み出しは、
高速側コントローラ５１ｃが出力し、その読み出しアド
レスは、上記ＲｘＤ信号上の同一方路の共通線信号を受
信側速度変換メモリ５１ａに書き込むアドレスと同一の
ものである。
制御装置７からの出力は、上記イネーブル信号５１ｈ期
間と同じタイミングで行い、低速側コントローラ５１ｄ
の書き込みアドレスに従い送信側速度変換メモリ５２ａ
に接続される。この書き込みアドレスは、受信側速度変
換メモリ５１ａから共通線信号制御装置７に読み出され
る共通線信号と同一アドレスとなる。また、一方、送信
側速度変換メモリ５２ａからの高速側への読み出しは、
高速側コントローラ５１ｃが出力し、その読み出しアド
レスは、上記ＲｘＤ信号上の同一方路の共通線信号を受
信側速度変換メモリ５１ａに書き込むアドレスと同一の
ものである。
【００３０】
【発明の効果】以上のように、本発明によれば、大容量
化に伴う入出力速度に依存することなくデータの多重化
容量とは無関係に共通線信号の抜取り及び挿入回路を設
け、これら回路内に速度変換回路を設けるように構成し
たことにより、共通線信号の速度変換回路を用いて多重
化信号の速度を共通線信号制御装置の処理速度まで落と
すことでデータの時間スイッチの処理速度に依存せずに
共通線信号の処理が可能となること、また、このことに
より装置の大容量化に対しても、安価な共通線信号制御
装置の使用が可能となることなどの効果がある。
化に伴う入出力速度に依存することなくデータの多重化
容量とは無関係に共通線信号の抜取り及び挿入回路を設
け、これら回路内に速度変換回路を設けるように構成し
たことにより、共通線信号の速度変換回路を用いて多重
化信号の速度を共通線信号制御装置の処理速度まで落と
すことでデータの時間スイッチの処理速度に依存せずに
共通線信号の処理が可能となること、また、このことに
より装置の大容量化に対しても、安価な共通線信号制御
装置の使用が可能となることなどの効果がある。
【００３１】また、共通線信号の先頭情報により方路を
識別するようにしたので、速度変換した低速側コントロ
ーラではその先頭情報の変換毎に共通線信号の方路が異
なると判断し、共通線信号制御装置に出力する共通線信
号の方路毎のイネーブル信号を切り替えることができ、
安価な共通線信号制御装置の使用が可能となる。
識別するようにしたので、速度変換した低速側コントロ
ーラではその先頭情報の変換毎に共通線信号の方路が異
なると判断し、共通線信号制御装置に出力する共通線信
号の方路毎のイネーブル信号を切り替えることができ、
安価な共通線信号制御装置の使用が可能となる。
【００３２】また、方路情報そのものを用いて低速コン
トローラ側で速度変換後の共通線信号の方路情報をデコ
ードすることにより、共通線信号制御装置に出力する共
通線信号のイネーブル信号を生成し、変更しない方路に
対しては変更前の方路情報を保持することで、方路毎の
イネーブル信号を固定的に出力させることができ、安価
な共通線信号制御装置の使用が可能となる。
トローラ側で速度変換後の共通線信号の方路情報をデコ
ードすることにより、共通線信号制御装置に出力する共
通線信号のイネーブル信号を生成し、変更しない方路に
対しては変更前の方路情報を保持することで、方路毎の
イネーブル信号を固定的に出力させることができ、安価
な共通線信号制御装置の使用が可能となる。
【図１】この発明の一実施例による共通線信号の挿抜装
置の構成図である。
置の構成図である。
【図２】図１上の多重化信号のフレームフォーマット構
成図である。
成図である。
【図３】この発明の共通線信号の挿抜回路の構成図であ
る。
る。
【図４】図３の挿抜回路内の設定メモリの内容説明図で
ある。
ある。
【図５】この発明の共通線信号の挿抜回路の他の実施例
を示す構成図である。
を示す構成図である。
【図６】図５の挿抜回路内の設定メモリの内容説明図で
ある。
ある。
【図７】従来の共通線信号挿抜装置の構成図である。
１ デジタル専用線のデジタル信号 ２ デジタルターミナル ３ 多重化回路 ５ 共通線信号挿抜回路 ６ デジタル交換通話路 ７ 共通線信号制御装置 １２ 多重分離回路 １３ 多重化信号 ５１ 共通線信号抜取り回路 ５２ 共通線信号挿入回路 ５３ セレクタ ５１Ａ，５１ａ 受信側速度変換メモリ ５１Ｂ，５１ｂ 設定メモリ ５１Ｃ，５１ｃ 高速側コントローラ ５１Ｄ，５１ｄ 低速側コントローラ ５１ｅ 共通線信号の有意情報 ５１ｆ 共通線信号の速度情報 ５１ｇ 共通線信号の先頭情報 ５１ｈ イネーブル信号 ５１ｉ 共通線信号の方路情報 ５２Ａ 送信側速度変換メモリ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】また、共通線信号の先頭情報により方路を
識別するようにしたので、速度変換した低速側コントロ
ーラではその先頭情報の変化毎に共通線信号の方路が異
なると判断し、共通線信号制御装置に出力する共通線信
号の方路毎のイネーブル信号を切り替えることができ、
安価な共通線信号制御装置の使用が可能となる。
識別するようにしたので、速度変換した低速側コントロ
ーラではその先頭情報の変化毎に共通線信号の方路が異
なると判断し、共通線信号制御装置に出力する共通線信
号の方路毎のイネーブル信号を切り替えることができ、
安価な共通線信号制御装置の使用が可能となる。
Claims (3)
- 【請求項１】 複数のデジタル専用線に１つまたは複数
方路の共通線信号が多重されて伝送される装置におい
て、上記デジタル専用線上の信号を終端するデジタルタ
ーミナル回路と、複数のデジタルターミナル回路からの
信号を多重化する多重化回路と、該多重化信号の共通線
信号を抜取り所定の速度に変換し共通線信号制御装置に
出力する共通線信号抜取り回路と、共通線信号制御装置
からの共通線信号を受け速度変換し上記多重化信号上に
共通線信号を挿入する共通線信号挿入回路と、多重化信
号を分離し上記デジタルターミナル回路に送出する多重
分離回路とを備えたことを特徴とする共通線信号挿抜装
置。 - 【請求項２】 請求項１記載の共通線信号挿抜装置にお
いて、上記共通線抜取り回路を、高速な多重化信号上に
ある１つまたは複数方路の共通線信号の有意情報とその
速度情報及び共通線信号の方路の先頭位置を示す先頭情
報を記憶した設定メモリと、先頭情報と速度情報及び共
通線信号を速度変換する受信側速度変換メモリと、上記
有意情報と速度情報及び先頭情報に従い受信側速度変換
メモリの高速側の制御を行う高速側コントローラと、速
度変換された先頭情報と速度情報に従い速度変換された
共通線信号を共通線信号制御装置に出力する低速側コン
トローラとで構成すると共に、上記共通線信号挿入回路
に、共通線信号制御装置からの共通線信号を速度変換す
る送信側速度変換メモリを備え、かつ上記速度変換され
た先頭情報と速度情報に従い共通線信号制御装置からの
共通線信号を送信側速度変換メモリに入力する上記低速
側コントローラと、上記設定メモリからの有意情報と速
度情報及び先頭情報に従い上記送信側速度変換メモリか
ら高速な多重化信号線上に共通線信号を読み出す制御を
行う上記高速側コントローラとを共用して備え、低速側
コントローラにより、先頭情報の変化と速度情報で共通
線信号の方路毎のイネーブル信号を生成し、該イネーブ
ル信号期間に共通線信号制御装置と共通線信号の入出力
を行うことを特徴とする共通線信号挿抜装置。 - 【請求項３】 請求項１記載の共通線信号挿抜装置にお
いて、上記共通線抜取り回路を、高速な多重化信号上に
ある１つまたは複数方路の共通線信号の有意情報とその
速度情報及び共通線信号の方路を示す方路情報を記憶し
た設定メモリと、方路情報と共通線信号を速度変換する
受信側速度変換メモリと、上記有意情報と速度情報に従
い受信側速度変換メモリの高速側の制御を行う高速側コ
ントローラと、速度変換された方路情報に従い速度変換
された共通線信号を共通線信号制御装置に出力する低速
側コントローラとで構成すると共に、上記共通線信号挿
入回路に、共通線信号制御装置からの共通線信号を速度
変換する送信側速度変換メモリを備え、かつ上記速度変
換された方路情報に従い共通線信号制御装置からの共通
線信号を送信側速度変換メモリに入力する上記低速側コ
ントローラと、上記設定メモリからの有意情報と速度情
報に従い上記送信側速度変換メモリから高速な多重化信
号線上に共通線信号を読み出す制御を行う上記高速側コ
ントローラとを共用して備え、低速側コントローラによ
り、方路情報をデコードすることで共通線信号の方路毎
のイネーブル信号を生成し、該イネーブル信号期間に共
通線信号制御装置と共通線信号の入出力を行うことを特
徴とする共通線信号挿抜装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336609A JPH05168073A (ja) | 1991-12-19 | 1991-12-19 | 共通線信号挿抜装置 |
| US07/992,060 US5418783A (en) | 1991-12-19 | 1992-12-17 | Common channel signal extraction/insertion device |
| DE4243682A DE4243682C2 (de) | 1991-12-19 | 1992-12-18 | Signalextraktions/Einfügungsvorrichtung für einen gemeinsamen Kanal |
| GB9226397A GB2262689B (en) | 1991-12-19 | 1992-12-18 | Common channel signalling insertion/extraction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336609A JPH05168073A (ja) | 1991-12-19 | 1991-12-19 | 共通線信号挿抜装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05168073A true JPH05168073A (ja) | 1993-07-02 |
Family
ID=18300933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336609A Pending JPH05168073A (ja) | 1991-12-19 | 1991-12-19 | 共通線信号挿抜装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5418783A (ja) |
| JP (1) | JPH05168073A (ja) |
| DE (1) | DE4243682C2 (ja) |
| GB (1) | GB2262689B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2138919C1 (ru) | 1994-05-05 | 1999-09-27 | Спринт Комьюникейшнз Компани Л.П. | Способ, система и устройство управления телефонной связью |
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| US6430195B1 (en) | 1994-05-05 | 2002-08-06 | Sprint Communications Company L.P. | Broadband telecommunications system interface |
| US5991301A (en) * | 1994-05-05 | 1999-11-23 | Sprint Communications Co. L.P. | Broadband telecommunications system |
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