JPH0540271A - アクテイブマトリツクス型液晶表示素子アレイ - Google Patents
アクテイブマトリツクス型液晶表示素子アレイInfo
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- JPH0540271A JPH0540271A JP19633891A JP19633891A JPH0540271A JP H0540271 A JPH0540271 A JP H0540271A JP 19633891 A JP19633891 A JP 19633891A JP 19633891 A JP19633891 A JP 19633891A JP H0540271 A JPH0540271 A JP H0540271A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】アクティブマトリックス型液晶表示素子アレイ
の蓄積コンデンサ配線の抵抗を下げる。 【構成】透明金属から形成された蓄積コンデンサ下部電
極５の両端部に、蓄積コンデンサ母線６から枝９のパタ
ーンを伸ばして配置する。低抵抗金属の枝９の配置によ
り蓄積コンデンサ下部電極５全体を蓄積コンデンサ母線
６の配線の一部として使用できるので、配線抵抗を低く
できる。
の蓄積コンデンサ配線の抵抗を下げる。 【構成】透明金属から形成された蓄積コンデンサ下部電
極５の両端部に、蓄積コンデンサ母線６から枝９のパタ
ーンを伸ばして配置する。低抵抗金属の枝９の配置によ
り蓄積コンデンサ下部電極５全体を蓄積コンデンサ母線
６の配線の一部として使用できるので、配線抵抗を低く
できる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型液晶表示素子アレイに関し、特にその電荷蓄積コン
デンサに関する。
ス型液晶表示素子アレイに関し、特にその電荷蓄積コン
デンサに関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示素子
アレイには、スイッチ素子として薄膜電界効果型トラン
ジスタ、薄膜ダイオード等が使用される。スイッチ素子
として薄膜電界効果型トランジスタを用い、下層の配線
に走査線を配置した場合の従来の表示セル部分のパター
ンの平面図を図４に示す。また図４内のＡ−Ａ′間の断
面図を図５に示す。さらに１表示セルの等価回路を図６
に示す。
アレイには、スイッチ素子として薄膜電界効果型トラン
ジスタ、薄膜ダイオード等が使用される。スイッチ素子
として薄膜電界効果型トランジスタを用い、下層の配線
に走査線を配置した場合の従来の表示セル部分のパター
ンの平面図を図４に示す。また図４内のＡ−Ａ′間の断
面図を図５に示す。さらに１表示セルの等価回路を図６
に示す。
【０００３】図４において、１は走査線、２は信号線、
３は表示電極、４は薄膜電界効果型トランジスタ（ＴＦ
Ｔ）、５は蓄積コンデンサ下部電極、６は蓄積コンデン
サ母線である。さらに図５において、７はガラス基板、
そして８は薄膜電界効果型トランジスタのゲート絶縁膜
である。図５に示すように、表示電極３は蓄積コンデン
サ用上部電極を兼ねていて、ゲート絶縁膜８を介して表
示電極３及び蓄積コンデンサ下部電極５により電荷蓄積
コンデンサが構成されている。走査線１及び蓄積コンデ
ンサ母線６は同一プロセスで形成され、材料としてクロ
ム、タンタルなどが用いられる。表示電極３及び蓄積コ
ンデンサ下部電極５は一般的には透明金属のインジウ
ム、錫の酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；
ＩＴＯ）が用いられる。
３は表示電極、４は薄膜電界効果型トランジスタ（ＴＦ
Ｔ）、５は蓄積コンデンサ下部電極、６は蓄積コンデン
サ母線である。さらに図５において、７はガラス基板、
そして８は薄膜電界効果型トランジスタのゲート絶縁膜
である。図５に示すように、表示電極３は蓄積コンデン
サ用上部電極を兼ねていて、ゲート絶縁膜８を介して表
示電極３及び蓄積コンデンサ下部電極５により電荷蓄積
コンデンサが構成されている。走査線１及び蓄積コンデ
ンサ母線６は同一プロセスで形成され、材料としてクロ
ム、タンタルなどが用いられる。表示電極３及び蓄積コ
ンデンサ下部電極５は一般的には透明金属のインジウ
ム、錫の酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；
ＩＴＯ）が用いられる。
【０００４】図６において、１は走査線、２は信号線、
３は表示電極、４は薄膜電界効果型トランジスタ、１１
は２枚の基板間に形成される１表示セルの液晶コンデン
サ、１２は１表示セルの液晶の内部抵抗、１３は蓄積コ
ンデンサである。また１４は他方の基板に形成された対
向電極である。実際の液晶表示素子アレイでは、図６の
等価回路がマトリックス状に配置されている。
３は表示電極、４は薄膜電界効果型トランジスタ、１１
は２枚の基板間に形成される１表示セルの液晶コンデン
サ、１２は１表示セルの液晶の内部抵抗、１３は蓄積コ
ンデンサである。また１４は他方の基板に形成された対
向電極である。実際の液晶表示素子アレイでは、図６の
等価回路がマトリックス状に配置されている。
【０００５】図６を用いて本表示素子アレイの動作を説
明する。まず映像信号の第１フィールドにおいては、各
表示セルの輝度に対応する信号電圧が信号線２より供給
され、走査線１にオン・パルスが入力されると薄膜トラ
ンジスタ４がオンし、信号電圧が液晶コンデンサ１１及
び蓄積コンデンサ１３を負荷とする容量に書き込まれ
る。この場合、信号電圧の電位は対向電極１４の電位に
対して高いとする。薄膜電界効果型トランジスタ４がオ
フすると、書き込まれた電圧は次の第２フィールドで電
圧が書き込まれるまで保持される。なお、表示セルの液
晶には、液晶内部抵抗１２が存在するので液晶コンデン
サ１１に書き込まれた電圧を保持するためには、蓄積コ
ンデンサ１３が必要となる。映像信号の第２フィールド
では、第１フィールドと同様に信号線２に供給された信
号電圧は走査線１にオン・パルスが入力されると液晶コ
ンデンサ１１及び蓄積コンデンサ１３に書き込まれる。
なお、第２フィールドでは、信号電圧の電位は対向電極
１４の電位に対して低いとする。薄膜電界効果型トラン
ジスタ４がオフすると、液晶コンデンサ１１及び蓄積コ
ンデンサ１３に書き込まれた電圧は次のフィールドで電
圧が書き込まれるまで保持される。このような液晶セル
をコンデンサとして利用して液晶セルに電圧を印加し、
液晶内の内部抵抗１２による電荷の放電を蓄積コンデン
サ１３により保証することによって電圧を保持する液晶
を駆動することにより透過光強度を変調して画像を表示
する。フィールドごとに書き込む電圧の極性を反転し、
液晶を交流駆動しているのは、液晶材の劣化を防止する
ためである。
明する。まず映像信号の第１フィールドにおいては、各
表示セルの輝度に対応する信号電圧が信号線２より供給
され、走査線１にオン・パルスが入力されると薄膜トラ
ンジスタ４がオンし、信号電圧が液晶コンデンサ１１及
び蓄積コンデンサ１３を負荷とする容量に書き込まれ
る。この場合、信号電圧の電位は対向電極１４の電位に
対して高いとする。薄膜電界効果型トランジスタ４がオ
フすると、書き込まれた電圧は次の第２フィールドで電
圧が書き込まれるまで保持される。なお、表示セルの液
晶には、液晶内部抵抗１２が存在するので液晶コンデン
サ１１に書き込まれた電圧を保持するためには、蓄積コ
ンデンサ１３が必要となる。映像信号の第２フィールド
では、第１フィールドと同様に信号線２に供給された信
号電圧は走査線１にオン・パルスが入力されると液晶コ
ンデンサ１１及び蓄積コンデンサ１３に書き込まれる。
なお、第２フィールドでは、信号電圧の電位は対向電極
１４の電位に対して低いとする。薄膜電界効果型トラン
ジスタ４がオフすると、液晶コンデンサ１１及び蓄積コ
ンデンサ１３に書き込まれた電圧は次のフィールドで電
圧が書き込まれるまで保持される。このような液晶セル
をコンデンサとして利用して液晶セルに電圧を印加し、
液晶内の内部抵抗１２による電荷の放電を蓄積コンデン
サ１３により保証することによって電圧を保持する液晶
を駆動することにより透過光強度を変調して画像を表示
する。フィールドごとに書き込む電圧の極性を反転し、
液晶を交流駆動しているのは、液晶材の劣化を防止する
ためである。
【０００６】液晶コンデンサ１１、液晶内部抵抗１２及
び蓄積コンデンサ１３から構成される電荷保持回路の放
電は、薄膜トランジスタ４のオフ抵抗を無視すると液晶
コンデンサ１１及び蓄積コンデンサ１３の容量と液晶内
部抵抗１２との積で決まる。放電による保持電圧の低下
を抑制するためにはできるだけ大きな容量の蓄積コンデ
ンサが必要となる。
び蓄積コンデンサ１３から構成される電荷保持回路の放
電は、薄膜トランジスタ４のオフ抵抗を無視すると液晶
コンデンサ１１及び蓄積コンデンサ１３の容量と液晶内
部抵抗１２との積で決まる。放電による保持電圧の低下
を抑制するためにはできるだけ大きな容量の蓄積コンデ
ンサが必要となる。
【０００７】
【発明が解決しようとする課題】さて、実際の液晶表示
素子アレイでは図４に示す１表示セルのパターンがマト
リックス状に配置されているので、蓄積コンデンサ母線
には、走査線方向の画素数と同数の蓄積コンデンサが分
布定数的に接続されることになる。前述したように液晶
の内部抵抗の放電による保持電圧の低下を防ぐためには
できるだけ大きな容量の蓄積コンデンサを形成する必要
がある。したがって、大きな容量の蓄積コンデンサを形
成した場合には蓄積コンデンサ母線には大きな容量が接
続されることになる。特に大型ディスプレイでは長配線
による高配線抵抗により本来一定であるべき蓄積コンデ
ンサ用下部電極の電圧に歪が発生したり、供給された電
圧に伝搬遅延が発生したりすることにより、輝度ムラ、
クロストークなどの表示上の悪影響が発生する。蓄積コ
ンデンサ母線は走査線と同一の不透明金属から構成され
るので、配線幅を広くすると表示電極部の光の利用効率
（開口率）が減少するので、なるべく狭い方が望まし
い。
素子アレイでは図４に示す１表示セルのパターンがマト
リックス状に配置されているので、蓄積コンデンサ母線
には、走査線方向の画素数と同数の蓄積コンデンサが分
布定数的に接続されることになる。前述したように液晶
の内部抵抗の放電による保持電圧の低下を防ぐためには
できるだけ大きな容量の蓄積コンデンサを形成する必要
がある。したがって、大きな容量の蓄積コンデンサを形
成した場合には蓄積コンデンサ母線には大きな容量が接
続されることになる。特に大型ディスプレイでは長配線
による高配線抵抗により本来一定であるべき蓄積コンデ
ンサ用下部電極の電圧に歪が発生したり、供給された電
圧に伝搬遅延が発生したりすることにより、輝度ムラ、
クロストークなどの表示上の悪影響が発生する。蓄積コ
ンデンサ母線は走査線と同一の不透明金属から構成され
るので、配線幅を広くすると表示電極部の光の利用効率
（開口率）が減少するので、なるべく狭い方が望まし
い。
【０００８】本発明は、大型液晶表示素子アレイの蓄積
コンデンサ母線で問題となる電圧の歪や伝搬遅延を除去
した大型液晶表示素子アレイを提供することを目的とし
ている。
コンデンサ母線で問題となる電圧の歪や伝搬遅延を除去
した大型液晶表示素子アレイを提供することを目的とし
ている。
【０００９】
【課題を解決するための手段】本発明は、２枚の基板間
に液晶材が充填され、その一方の基板の内面に走査線と
信号線とスイッチ素子が形成され、各々の前記スイッチ
素子には表示電極が接続され、前記表示電極下に絶縁膜
を介して下部電極を配置し前記表示電極と前記下部電極
とで電荷蓄積コンデンサを形成し、前記下部電極は前記
走査線と前記信号線のうちで下層に形成された配線に平
行に配置された電荷蓄積コンデンサ母線に接続されたア
クティブマトリックス型液晶表示素子アレイにおいて、
各々の前記下部電極両側に前記電荷蓄積コンデンサ母線
の配置方向と垂直に前記電荷蓄積コンデンサ母線から枝
状のパターンを伸ばして配置したことを特徴としてい
る。
に液晶材が充填され、その一方の基板の内面に走査線と
信号線とスイッチ素子が形成され、各々の前記スイッチ
素子には表示電極が接続され、前記表示電極下に絶縁膜
を介して下部電極を配置し前記表示電極と前記下部電極
とで電荷蓄積コンデンサを形成し、前記下部電極は前記
走査線と前記信号線のうちで下層に形成された配線に平
行に配置された電荷蓄積コンデンサ母線に接続されたア
クティブマトリックス型液晶表示素子アレイにおいて、
各々の前記下部電極両側に前記電荷蓄積コンデンサ母線
の配置方向と垂直に前記電荷蓄積コンデンサ母線から枝
状のパターンを伸ばして配置したことを特徴としてい
る。
【００１０】
【作用】下部電極は透明金属であるＩＴＯから構成され
るが、一般にＩＴＯは蓄積コンデンサ母線に使用するク
ロムに比べ約１桁抵抗率が大きい。従来構造では下部電
極は蓄積コンデンサ母線としては機能していなかった
が、本発明によれば各々の下部電極の両端部に下部電極
に比べ低抵抗の蓄積コンデンサ配線母線から垂直に伸ば
した枝状のパターンを配置して、下部電極部を蓄積コン
デンサ配線の一部として利用することにより蓄積コンデ
ンサ母線の見かけ上の配線抵抗を低下させる。
るが、一般にＩＴＯは蓄積コンデンサ母線に使用するク
ロムに比べ約１桁抵抗率が大きい。従来構造では下部電
極は蓄積コンデンサ母線としては機能していなかった
が、本発明によれば各々の下部電極の両端部に下部電極
に比べ低抵抗の蓄積コンデンサ配線母線から垂直に伸ば
した枝状のパターンを配置して、下部電極部を蓄積コン
デンサ配線の一部として利用することにより蓄積コンデ
ンサ母線の見かけ上の配線抵抗を低下させる。
【００１１】
【実施例】図１は、本発明アクティブマトリックス型液
晶表示素子アレイの第１の実施例のパターン平面図であ
って、蓄積コンデンサ母線を走査線と平行に配置し、ス
イッチング素子として薄膜電界効果型トランジスタを用
いている。図１において、１は走査線、２は信号線、３
は表示電極、４は薄膜電界効果型トランジスタ、５は蓄
積コンデンサ下部電極、６は蓄積コンデンサ母線、９は
蓄積コンデンサ母線から伸ばした枝である。図１のＡ−
Ａ′における断面図を図５に示す。図５において、７は
ガラス基板、８はアモルファス窒化シリコンからなるゲ
ート絶縁膜である。本実施例においては、薄膜電界効果
型トランジスタは下層にゲート電極を配置した逆スタガ
ー型で、半導体層として水素化アモルファスシリコンを
使用している。
晶表示素子アレイの第１の実施例のパターン平面図であ
って、蓄積コンデンサ母線を走査線と平行に配置し、ス
イッチング素子として薄膜電界効果型トランジスタを用
いている。図１において、１は走査線、２は信号線、３
は表示電極、４は薄膜電界効果型トランジスタ、５は蓄
積コンデンサ下部電極、６は蓄積コンデンサ母線、９は
蓄積コンデンサ母線から伸ばした枝である。図１のＡ−
Ａ′における断面図を図５に示す。図５において、７は
ガラス基板、８はアモルファス窒化シリコンからなるゲ
ート絶縁膜である。本実施例においては、薄膜電界効果
型トランジスタは下層にゲート電極を配置した逆スタガ
ー型で、半導体層として水素化アモルファスシリコンを
使用している。
【００１２】図１を用いて本実施例のアクティブマトリ
ックス型液晶表示素子アレイの構造を説明する。走査線
１、蓄積コンデンサ母線６及び枝９は同一プロセスで形
成され、０．２ミクロン厚のクロムからなる。表示電極
３及び蓄積コンデンサ下部電極５は０．０５ミクロン厚
のＩＴＯから形成される。信号線２は０．２ミクロン厚
のクロムから構成される。薄膜電界効果型トランジスタ
４は逆スタガー型で水素化アモルファスシリコンからな
る。図５の断面図に示すように、表示電極３と蓄積コン
デンサ下部電極５とでゲート絶縁膜８を挾むことにより
蓄積コンデンサを形成している。
ックス型液晶表示素子アレイの構造を説明する。走査線
１、蓄積コンデンサ母線６及び枝９は同一プロセスで形
成され、０．２ミクロン厚のクロムからなる。表示電極
３及び蓄積コンデンサ下部電極５は０．０５ミクロン厚
のＩＴＯから形成される。信号線２は０．２ミクロン厚
のクロムから構成される。薄膜電界効果型トランジスタ
４は逆スタガー型で水素化アモルファスシリコンからな
る。図５の断面図に示すように、表示電極３と蓄積コン
デンサ下部電極５とでゲート絶縁膜８を挾むことにより
蓄積コンデンサを形成している。
【００１３】さて、本実施例においては、図１に示すよ
うに蓄積コンデンサ下部電極５の両側で蓄積コンデンサ
母線６の配置方向と垂直に枝９のパターンを伸ばしてい
る。クロムからなるこの枝９のパターンはＩＴＯからな
る蓄積コンデンサ下部電極５に比べ低抵抗なので、蓄積
コンデンサ母線６を流れる電流は枝９のパターンを通っ
て蓄積コンデンサ下部電極５全体を流れる。したがっ
て、枝９のパターンがなく電流のほとんどが蓄積コンデ
ンサ母線６のみを流れる場合に比べ、電流は流れやすく
なり、蓄積コンデンサ母線６の配線抵抗は減少する。
うに蓄積コンデンサ下部電極５の両側で蓄積コンデンサ
母線６の配置方向と垂直に枝９のパターンを伸ばしてい
る。クロムからなるこの枝９のパターンはＩＴＯからな
る蓄積コンデンサ下部電極５に比べ低抵抗なので、蓄積
コンデンサ母線６を流れる電流は枝９のパターンを通っ
て蓄積コンデンサ下部電極５全体を流れる。したがっ
て、枝９のパターンがなく電流のほとんどが蓄積コンデ
ンサ母線６のみを流れる場合に比べ、電流は流れやすく
なり、蓄積コンデンサ母線６の配線抵抗は減少する。
【００１４】画面サイズ９．８インチ、横６４０、縦４
００画素の本実施例の構造を持つアクティブマトリック
ス型液晶パネルを作成した。蓄積コンデンサ母線の全配
線抵抗は１８キロオームで、従来構造の２５キロオーム
に比べ約３０％も配線抵抗が低下した。また画像表示に
おいて従来は横方向にクロストークが発生することがあ
ったが、本実施例の構造を持つ液晶パネルでは、クロス
トークは全く発生しなかった。
００画素の本実施例の構造を持つアクティブマトリック
ス型液晶パネルを作成した。蓄積コンデンサ母線の全配
線抵抗は１８キロオームで、従来構造の２５キロオーム
に比べ約３０％も配線抵抗が低下した。また画像表示に
おいて従来は横方向にクロストークが発生することがあ
ったが、本実施例の構造を持つ液晶パネルでは、クロス
トークは全く発生しなかった。
【００１５】本発明による第２の実施例の平面図を図２
に示す。図２において、１は走査線、２は信号線、３は
表示電極、４は薄膜電界効果型トランジスタ、５は蓄積
コンデンサ下部電極、６は蓄積コンデンサ母線、９は蓄
積コンデンサ母線６から伸ばした枝である。本実施例に
おいては、蓄積コンデンサ母線６からは片側にだけ枝９
を伸ばしているが、蓄積コンデンサ下部電極５を配線の
一部として利用できるので、蓄積コンデンサ母線６の見
かけ上の配線抵抗は低下する。
に示す。図２において、１は走査線、２は信号線、３は
表示電極、４は薄膜電界効果型トランジスタ、５は蓄積
コンデンサ下部電極、６は蓄積コンデンサ母線、９は蓄
積コンデンサ母線６から伸ばした枝である。本実施例に
おいては、蓄積コンデンサ母線６からは片側にだけ枝９
を伸ばしているが、蓄積コンデンサ下部電極５を配線の
一部として利用できるので、蓄積コンデンサ母線６の見
かけ上の配線抵抗は低下する。
【００１６】図３は、本発明によるアクティブマトリッ
クス型液晶表示素子アレイの第３の実施例のパターン平
面図であって、蓄積コンデンサ母線を信号線と平行に配
置し、スイッチング素子としてゲート電極が上部に配置
される順スタガー型薄膜電界効果型トランジスタを用い
ている。本実施例においても枝９により蓄積コンデンサ
下部電極５を蓄積コンデンサ母線６の配線の一部として
利用できるので、配線抵抗を低下させることができる。
クス型液晶表示素子アレイの第３の実施例のパターン平
面図であって、蓄積コンデンサ母線を信号線と平行に配
置し、スイッチング素子としてゲート電極が上部に配置
される順スタガー型薄膜電界効果型トランジスタを用い
ている。本実施例においても枝９により蓄積コンデンサ
下部電極５を蓄積コンデンサ母線６の配線の一部として
利用できるので、配線抵抗を低下させることができる。
【００１７】図１ないし図３にはスイッチ素子として薄
膜電界効果型トランジスタを使用した例を述べたが、薄
膜ダイオード等の他のスイッチング素子に置き換えても
同じ効果が得られる。
膜電界効果型トランジスタを使用した例を述べたが、薄
膜ダイオード等の他のスイッチング素子に置き換えても
同じ効果が得られる。
【００１８】
【発明の効果】以上説明したように本発明のアクティブ
マトリックス型液晶表示素子アレイによれば、蓄積コン
デンサに電圧を供給する母線から蓄積コンデンサ下部電
極の両端に枝状のパターンを伸ばすことにより、蓄積コ
ンデンサ下部電極も配線の一部として利用できる。した
がって、液晶表示素子アレイを大型化した場合に、蓄積
コンデンサ母線の配線抵抗と蓄積コンデンサの容量とに
より引き起こされる電圧歪の発生や電圧の伝搬遅延の発
生を抑止できて、表示上のクロストーク、輝度むらを抑
えることができるので、実用上有効である。
マトリックス型液晶表示素子アレイによれば、蓄積コン
デンサに電圧を供給する母線から蓄積コンデンサ下部電
極の両端に枝状のパターンを伸ばすことにより、蓄積コ
ンデンサ下部電極も配線の一部として利用できる。した
がって、液晶表示素子アレイを大型化した場合に、蓄積
コンデンサ母線の配線抵抗と蓄積コンデンサの容量とに
より引き起こされる電圧歪の発生や電圧の伝搬遅延の発
生を抑止できて、表示上のクロストーク、輝度むらを抑
えることができるので、実用上有効である。
【図１】本発明によるアクティブマトリックス型液晶表
示素子アレイの第１の実施例の平面図である。
示素子アレイの第１の実施例の平面図である。
【図２】本発明によるアクティブマトリックス型液晶表
示素子アレイの第２の実施例の平面図である。
示素子アレイの第２の実施例の平面図である。
【図３】本発明によるアクティブマトリックス型液晶表
示素子アレイの第３の実施例の平面図である。
示素子アレイの第３の実施例の平面図である。
【図４】従来のアクティブマトリックス型液晶表示素子
アレイの平面図である。
アレイの平面図である。
【図５】アクティブマトリックス型液晶表示素子アレイ
の断面図である。
の断面図である。
【図６】１表示セルの等価回路を示す図である。
１ 走査線 ２ 信号線 ３ 表示電極 ４ 薄膜電界効果型トランジスタ ５ 蓄積コンデンサ下部電極 ６ 蓄積コンデンサ母線 ７ ガラス基板 ８ ゲート絶縁膜 ９ 枝 １１ 液晶コンデンサ １２ 液晶内部抵抗 １３ 蓄積コンデンサ １４ 対向電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】 ２枚の基板間に液晶材が充填され、その
一方の基板の内面に走査線と信号線とスイッチ素子が形
成され、各々の前記スイッチ素子には表示電極が接続さ
れ、前記表示電極下に絶縁膜を介して下部電極を配置し
前記表示電極と前記下部電極とで電荷蓄積コンデンサを
形成し、前記下部電極は前記走査線と前記信号線のうち
で下層に形成された配線に平行に配置された電荷蓄積コ
ンデンサ母線に接続されたアクティブマトリックス型液
晶表示素子アレイにおいて、各々の前記下部電極両側に
前記電荷蓄積コンデンサ母線の配置方向と垂直に前記電
荷蓄積コンデンサ母線から枝状のパターンを伸ばして配
置したことを特徴とするアクティブマトリックス型液晶
表示素子アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633891A JPH0540271A (ja) | 1991-08-06 | 1991-08-06 | アクテイブマトリツクス型液晶表示素子アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633891A JPH0540271A (ja) | 1991-08-06 | 1991-08-06 | アクテイブマトリツクス型液晶表示素子アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540271A true JPH0540271A (ja) | 1993-02-19 |
Family
ID=16356173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19633891A Pending JPH0540271A (ja) | 1991-08-06 | 1991-08-06 | アクテイブマトリツクス型液晶表示素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000014689A (ko) * | 1998-08-24 | 2000-03-15 | 김영환 | 액정 표시 소자 |
| EP1037095A3 (en) * | 1999-03-11 | 2001-01-17 | Sharp Kabushiki Kaisha | Active matrix substrate, method of manufacturing the same, and image sensor incorporating the same |
| JP2012083391A (ja) * | 2010-10-07 | 2012-04-26 | Casio Comput Co Ltd | 液晶表示装置 |
| JP2019054283A (ja) * | 2008-05-16 | 2019-04-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-08-06 JP JP19633891A patent/JPH0540271A/ja active Pending
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| US7250991B2 (en) | 1999-03-11 | 2007-07-31 | Sharp Kabushiki Kaisha | Active matrix substrate, method of manufacturing the same, and image sensor incorporating the same |
| JP2019054283A (ja) * | 2008-05-16 | 2019-04-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021076854A (ja) * | 2008-05-16 | 2021-05-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US11133332B2 (en) | 2008-05-16 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11646322B2 (en) | 2008-05-16 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having conductive oxide electrode layers in direct contact with oxide semiconductor layer |
| US12300702B2 (en) | 2008-05-16 | 2025-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage capacitor having pixel electrode, directly stacked conductive layer, and insulating layer interposed between them, wherein the stacked conductive layers extending towards the gate and source wirings/lines |
| JP2012083391A (ja) * | 2010-10-07 | 2012-04-26 | Casio Comput Co Ltd | 液晶表示装置 |
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