JPH0540605A - 浮動小数点乗算装置 - Google Patents
浮動小数点乗算装置Info
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- JPH0540605A JPH0540605A JP19414591A JP19414591A JPH0540605A JP H0540605 A JPH0540605 A JP H0540605A JP 19414591 A JP19414591 A JP 19414591A JP 19414591 A JP19414591 A JP 19414591A JP H0540605 A JPH0540605 A JP H0540605A
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Abstract
(57)【要約】
【目的】正規化浮動小数点数の乗算装置を基本とする構
成に少量のハードウェアを付加するだけで、正規化浮動
小数点乗算速度を犠牲にすることなく、固定小数点数乗
算、更には非正規化浮動小数点数乗算が行えるようにす
ることである。 【構成】レジスタ１，２に保持された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）は、プライオリテ
ィエンコーダ３，４によって検出された最上位に連続し
ているゼロの数Ｐ１，Ｐ２だけ、左シフタ５，６によっ
て左シフトされた後、正規化浮動小数点数の仮数部乗算
用の乗算回路７による乗算に供される。Ｐ１，Ｐ２は加
算器８によって加算され、右シフタ９のシフト量が求め
られる。右シフタ９は、乗算回路７の乗算結果を加算器
８の加算結果の示す数だけ右シフトし、これによりレジ
スタ１，２に保持された固定小数点数（または非正規化
浮動小数点数の仮数部）の乗算結果が得られる。
成に少量のハードウェアを付加するだけで、正規化浮動
小数点乗算速度を犠牲にすることなく、固定小数点数乗
算、更には非正規化浮動小数点数乗算が行えるようにす
ることである。 【構成】レジスタ１，２に保持された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）は、プライオリテ
ィエンコーダ３，４によって検出された最上位に連続し
ているゼロの数Ｐ１，Ｐ２だけ、左シフタ５，６によっ
て左シフトされた後、正規化浮動小数点数の仮数部乗算
用の乗算回路７による乗算に供される。Ｐ１，Ｐ２は加
算器８によって加算され、右シフタ９のシフト量が求め
られる。右シフタ９は、乗算回路７の乗算結果を加算器
８の加算結果の示す数だけ右シフトし、これによりレジ
スタ１，２に保持された固定小数点数（または非正規化
浮動小数点数の仮数部）の乗算結果が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、正規化浮動小数点数
の乗算の他、固定小数点数の乗算、更には非正規化浮動
小数点数の乗算に好適な浮動小数点乗算装置に関する。
の乗算の他、固定小数点数の乗算、更には非正規化浮動
小数点数の乗算に好適な浮動小数点乗算装置に関する。
【０００２】
【従来の技術】従来、正規化浮動小数点数の他、固定小
数点数を扱う計算機の乗算装置では、正規化浮動小数点
数の乗算を実現する専用の乗算装置と、固定小数点数の
乗算を実現する専用の乗算装置とを別々に備えるのが一
般的であった。
数点数を扱う計算機の乗算装置では、正規化浮動小数点
数の乗算を実現する専用の乗算装置と、固定小数点数の
乗算を実現する専用の乗算装置とを別々に備えるのが一
般的であった。
【０００３】また、上記した正規化浮動小数点数および
固定小数点数の他に、非正規化浮動小数点数をも扱う場
合には、非正規化浮動小数点数の乗算を実現する専用の
乗算装置を更に備えていた。
固定小数点数の他に、非正規化浮動小数点数をも扱う場
合には、非正規化浮動小数点数の乗算を実現する専用の
乗算装置を更に備えていた。
【０００４】これに対し、ハードウェア量を減らすため
に、固定小数点数用の乗算装置、即ち被乗数および除数
の上位に連続するゼロが存在することを前提として乗算
を行うことが可能な複雑な構成の乗算装置をベースにし
て（共用して）、固定小数点数の乗算の他、正規化浮動
小数点数の乗算、更には非正規化浮動小数点数の乗算を
実現する方式も知られていた。
に、固定小数点数用の乗算装置、即ち被乗数および除数
の上位に連続するゼロが存在することを前提として乗算
を行うことが可能な複雑な構成の乗算装置をベースにし
て（共用して）、固定小数点数の乗算の他、正規化浮動
小数点数の乗算、更には非正規化浮動小数点数の乗算を
実現する方式も知られていた。
【０００５】
【発明が解決しようとする課題】上記したように従来
は、正規化浮動小数点数の乗算の他、固定小数点数（更
には非正規化浮動小数点数）の乗算を実現するのに、正
規化浮動小数点数の乗算専用の乗算装置と、固定小数点
数の乗算専用の乗算装置（と、更には非正規化浮動小数
点数専用の乗算装置）とを別々に備えるのが一般的であ
った。しかし、このような構成では、装置の規模が膨大
となる欠点があった。また、このような構成の装置の規
模を抑えるために、より低機能の乗算装置を組合せて演
算を実現することもあるが、演算速度の低下を招く問題
があった。
は、正規化浮動小数点数の乗算の他、固定小数点数（更
には非正規化浮動小数点数）の乗算を実現するのに、正
規化浮動小数点数の乗算専用の乗算装置と、固定小数点
数の乗算専用の乗算装置（と、更には非正規化浮動小数
点数専用の乗算装置）とを別々に備えるのが一般的であ
った。しかし、このような構成では、装置の規模が膨大
となる欠点があった。また、このような構成の装置の規
模を抑えるために、より低機能の乗算装置を組合せて演
算を実現することもあるが、演算速度の低下を招く問題
があった。
【０００６】一方、固定小数点数用の乗算装置をベース
にして正規化浮動小数点数（更には非正規化浮動小数点
数）の乗算を実現することにより、装置規模が膨大とな
るのを抑える方式では、被乗数および乗数の上位に連続
するゼロが存在することを前提として乗算を行う構成と
なっているため、浮動小数点演算の速度が低下する問題
があった。
にして正規化浮動小数点数（更には非正規化浮動小数点
数）の乗算を実現することにより、装置規模が膨大とな
るのを抑える方式では、被乗数および乗数の上位に連続
するゼロが存在することを前提として乗算を行う構成と
なっているため、浮動小数点演算の速度が低下する問題
があった。
【０００７】この発明は上記事情に鑑みてなされたもの
でその目的は、正規化浮動小数点数の乗算装置を基本と
する構成に少量のハードウェアを付加するだけで、正規
化浮動小数点乗算速度の低下を招くことなく、固定小数
点数の乗算、更には非正規化浮動小数点数の乗算が行え
る浮動小数点乗算装置を提供することにある。
でその目的は、正規化浮動小数点数の乗算装置を基本と
する構成に少量のハードウェアを付加するだけで、正規
化浮動小数点乗算速度の低下を招くことなく、固定小数
点数の乗算、更には非正規化浮動小数点数の乗算が行え
る浮動小数点乗算装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、正規化され
た浮動小数点数の仮数部の乗算を行うための乗算回路
と、乗算用に入力された固定小数点数（または非正規化
浮動小数点数の仮数部）の最上位側に連続しているゼロ
の数を検出するゼロ検出回路と、このゼロ検出回路によ
って検出されたゼロの数だけ入力固定小数点数（または
非正規化浮動小数点数の仮数部）を左シフトする左シフ
ト回路と、上記ゼロ検出回路によって検出された被乗数
となる固定小数点数（または非正規化浮動小数点数の仮
数部）のゼロの数と乗数となる固定小数点数（または非
正規化浮動小数点数の仮数部）のゼロの数とを加算する
加算器と、上記左シフト回路による左シフト後の上記被
乗数および乗数を対象とする乗算回路の乗算結果を加算
器の加算結果の示す数だけ右シフトする右シフト回路と
を備えたことを特徴とするものである。
た浮動小数点数の仮数部の乗算を行うための乗算回路
と、乗算用に入力された固定小数点数（または非正規化
浮動小数点数の仮数部）の最上位側に連続しているゼロ
の数を検出するゼロ検出回路と、このゼロ検出回路によ
って検出されたゼロの数だけ入力固定小数点数（または
非正規化浮動小数点数の仮数部）を左シフトする左シフ
ト回路と、上記ゼロ検出回路によって検出された被乗数
となる固定小数点数（または非正規化浮動小数点数の仮
数部）のゼロの数と乗数となる固定小数点数（または非
正規化浮動小数点数の仮数部）のゼロの数とを加算する
加算器と、上記左シフト回路による左シフト後の上記被
乗数および乗数を対象とする乗算回路の乗算結果を加算
器の加算結果の示す数だけ右シフトする右シフト回路と
を備えたことを特徴とするものである。
【０００９】
【作用】上記の構成において、固定小数点数（または非
正規化浮動小数点数の仮数部）の乗算の場合には、その
被演算データ（被乗数および乗数）が、その最上位側に
連続するゼロの数だけ左シフト回路により左シフトされ
て、正規化浮動小数点数の仮数部乗算用の乗算回路に入
力されるため、同乗算回路を利用した固定小数点数（ま
たは非正規化浮動小数点数の仮数部）の乗算が速度低下
を招くことなく行える。
正規化浮動小数点数の仮数部）の乗算の場合には、その
被演算データ（被乗数および乗数）が、その最上位側に
連続するゼロの数だけ左シフト回路により左シフトされ
て、正規化浮動小数点数の仮数部乗算用の乗算回路に入
力されるため、同乗算回路を利用した固定小数点数（ま
たは非正規化浮動小数点数の仮数部）の乗算が速度低下
を招くことなく行える。
【００１０】この乗算回路の乗算結果は、加算器の加算
結果の示す数だけ、右シフト回路によって右シフトさ
れ、正しい固定小数点数（または非正規化浮動小数点数
の仮数部）の乗算結果に補正される。
結果の示す数だけ、右シフト回路によって右シフトさ
れ、正しい固定小数点数（または非正規化浮動小数点数
の仮数部）の乗算結果に補正される。
【００１１】
【実施例】図１はこの発明の一実施例に係る浮動小数点
乗算装置の要部構成を示すブロック図である。
乗算装置の要部構成を示すブロック図である。
【００１２】図１において、１は乗算の被乗数となる正
規化浮動小数点数の仮数部、乗算の被乗数となる非正規
化浮動小数点数の仮数部、または乗算の被乗数となる固
定小数点数を保持するためのレジスタ（入力レジス
タ）、２は乗算の乗数となる正規化浮動小数点数の仮数
部、乗算の乗数となる非正規化浮動小数点数の仮数部、
または乗算の乗数となる固定小数点数を保持するための
レジスタ（入力レジスタ）である。
規化浮動小数点数の仮数部、乗算の被乗数となる非正規
化浮動小数点数の仮数部、または乗算の被乗数となる固
定小数点数を保持するためのレジスタ（入力レジス
タ）、２は乗算の乗数となる正規化浮動小数点数の仮数
部、乗算の乗数となる非正規化浮動小数点数の仮数部、
または乗算の乗数となる固定小数点数を保持するための
レジスタ（入力レジスタ）である。
【００１３】３はレジスタ１に保持されているデータを
入力し、同データの最上位側に連続している“０”（ゼ
ロ）の数（桁数）Ｐ１を出力するためのゼロ検出回路、
例えばプライオリティエンコーダ、４はレジスタ２に保
持されているデータを入力し、同データの最上位側に連
続している“０”の数（桁数）Ｐ２を出力するためのプ
ライオリティエンコーダ（ゼロ検出回路）である。
入力し、同データの最上位側に連続している“０”（ゼ
ロ）の数（桁数）Ｐ１を出力するためのゼロ検出回路、
例えばプライオリティエンコーダ、４はレジスタ２に保
持されているデータを入力し、同データの最上位側に連
続している“０”の数（桁数）Ｐ２を出力するためのプ
ライオリティエンコーダ（ゼロ検出回路）である。
【００１４】５はレジスタ１に保持されているデータを
プライオリティエンコーダ３によって検出されたゼロの
数Ｐ１だけ左シフトする左シフタ、６はレジスタ２に保
持されているデータをプライオリティエンコーダ４によ
って検出されたゼロの数Ｐ２だけ左シフトする左シフタ
である。
プライオリティエンコーダ３によって検出されたゼロの
数Ｐ１だけ左シフトする左シフタ、６はレジスタ２に保
持されているデータをプライオリティエンコーダ４によ
って検出されたゼロの数Ｐ２だけ左シフトする左シフタ
である。
【００１５】７は乗算回路であり、その被乗数側入力Ａ
には左シフタ５の出力が接続され、その乗数側入力Ｂに
は左シフタ６の出力が接続されている。この乗算回路７
は、正規化浮動小数点数の仮数部の乗算を実行するため
の周知の回路であり、従来であれば、その被乗数側入力
Ａにレジスタ１の出力を接続し、その乗数側入力Ｂにレ
ジスタ２の出力を接続して用いるものである。
には左シフタ５の出力が接続され、その乗数側入力Ｂに
は左シフタ６の出力が接続されている。この乗算回路７
は、正規化浮動小数点数の仮数部の乗算を実行するため
の周知の回路であり、従来であれば、その被乗数側入力
Ａにレジスタ１の出力を接続し、その乗数側入力Ｂにレ
ジスタ２の出力を接続して用いるものである。
【００１６】８はプライオリティエンコーダ３，４によ
って検出されたゼロの数Ｐ１，Ｐ２を加算するための加
算器、９は乗算回路７の乗算結果（出力）を加算器８の
加算結果の示す数だけ右シフトする右シフタである。
って検出されたゼロの数Ｐ１，Ｐ２を加算するための加
算器、９は乗算回路７の乗算結果（出力）を加算器８の
加算結果の示す数だけ右シフトする右シフタである。
【００１７】次に、図１の構成の動作を説明する。ま
ず、図１の構成は、周知のＩＥＥＥ浮動小数点形式の正
規化データの乗算装置に少量のハードウェアを付加した
ものである。即ち図１の構成において、レジスタ１，２
および乗算回路７が、ＩＥＥＥ浮動小数点形式の正規化
データの乗算装置の構成要素であり、プライオリティエ
ンコーダ３，４、左シフタ５，６、加算器８および右シ
フタ９を付加することにより、以下に述べるように、正
規化浮動小数点数の仮数部の乗算の他、非正規化浮動小
数点数の仮数部の乗算および固定小数点数の乗算を可能
とするものである。
ず、図１の構成は、周知のＩＥＥＥ浮動小数点形式の正
規化データの乗算装置に少量のハードウェアを付加した
ものである。即ち図１の構成において、レジスタ１，２
および乗算回路７が、ＩＥＥＥ浮動小数点形式の正規化
データの乗算装置の構成要素であり、プライオリティエ
ンコーダ３，４、左シフタ５，６、加算器８および右シ
フタ９を付加することにより、以下に述べるように、正
規化浮動小数点数の仮数部の乗算の他、非正規化浮動小
数点数の仮数部の乗算および固定小数点数の乗算を可能
とするものである。
【００１８】さて、レジスタ１には、正規化浮動小数点
数の乗算時であれば被乗数となる正規化された浮動小数
点の仮数部が入力保持され、非正規化浮動小数点数の乗
算時であれば被乗数となる非正規化浮動小数点数が入力
保持され、固定小数点数の乗算時であれば被乗数となる
固定小数点数が入力保持される。
数の乗算時であれば被乗数となる正規化された浮動小数
点の仮数部が入力保持され、非正規化浮動小数点数の乗
算時であれば被乗数となる非正規化浮動小数点数が入力
保持され、固定小数点数の乗算時であれば被乗数となる
固定小数点数が入力保持される。
【００１９】同様にレジスタ２には、正規化浮動小数点
数の乗算時であれば乗数となる正規化された浮動小数点
の仮数部が入力保持され、非正規化浮動小数点数の乗算
時であれば乗数となる非正規化浮動小数点数が入力保持
され、固定小数点数の乗算時てあれば乗数となる固定小
数点数が入力保持される。
数の乗算時であれば乗数となる正規化された浮動小数点
の仮数部が入力保持され、非正規化浮動小数点数の乗算
時であれば乗数となる非正規化浮動小数点数が入力保持
され、固定小数点数の乗算時てあれば乗数となる固定小
数点数が入力保持される。
【００２０】プライオリティエンコーダ３，４はレジス
タ１，２の出力データの最上位（ＭＳＢ）に連続してい
る“０”の２進桁（binary digit）数Ｐ１，Ｐ２を検出
し、同Ｐ１，Ｐ２を出力する。ここで、レジスタ１，２
の保持データ（被乗数，乗数）が正規化浮動小数点数の
仮数部の場合には、ＭＳＢは“１”であるので、Ｐ１，
Ｐ２の値はいずれも「０」となる。
タ１，２の出力データの最上位（ＭＳＢ）に連続してい
る“０”の２進桁（binary digit）数Ｐ１，Ｐ２を検出
し、同Ｐ１，Ｐ２を出力する。ここで、レジスタ１，２
の保持データ（被乗数，乗数）が正規化浮動小数点数の
仮数部の場合には、ＭＳＢは“１”であるので、Ｐ１，
Ｐ２の値はいずれも「０」となる。
【００２１】左シフタ５，６はレジスタ１，２の出力デ
ータをプライオリティエンコーダ３，４から出力される
Ｐ１，Ｐ２の示す２進桁数（ビット数）だけ左シフト
し、ＭＳＢが“１”となったデータを出力する。したが
って、レジスタ１，２の出力データが正規化浮動小数点
数の場合には左シフトは行われず、左シフタ５，６の出
力はこのレジスタ１，２の出力データに一致する。
ータをプライオリティエンコーダ３，４から出力される
Ｐ１，Ｐ２の示す２進桁数（ビット数）だけ左シフト
し、ＭＳＢが“１”となったデータを出力する。したが
って、レジスタ１，２の出力データが正規化浮動小数点
数の場合には左シフトは行われず、左シフタ５，６の出
力はこのレジスタ１，２の出力データに一致する。
【００２２】左シフタ５の出力は乗算回路７の被乗数側
入力Ａに供給され、左シフタ６の出力は乗算回路７の乗
数側入力Ｂに供給される。乗算回路７は、入力Ａ，Ｂに
供給された左シフタ５，６の出力を入力し、即ちレジス
タ１，２の出力データがプライオリティエンコーダ３，
４の出力Ｐ１，Ｐ２に従って左シフトされ、そのＭＳＢ
が“１”となっているデータを入力し、正規化されてい
る浮動小数点数の仮数部として両データの乗算を行う。
入力Ａに供給され、左シフタ６の出力は乗算回路７の乗
数側入力Ｂに供給される。乗算回路７は、入力Ａ，Ｂに
供給された左シフタ５，６の出力を入力し、即ちレジス
タ１，２の出力データがプライオリティエンコーダ３，
４の出力Ｐ１，Ｐ２に従って左シフトされ、そのＭＳＢ
が“１”となっているデータを入力し、正規化されてい
る浮動小数点数の仮数部として両データの乗算を行う。
【００２３】さて、プライオリティエンコーダ３，４の
出力Ｐ１，Ｐ２は加算器８の左側入力Ｌ，右側入力Ｒに
供給される。加算器８は、左側入力Ｌ，右側入力Ｒに供
給されたＰ１，Ｐ２、即ち入力データの左シフト数を加
算し、乗算回路７からの出力データ（乗算結果）に対す
る右シフト数（Ｐ１＋Ｐ２）を算出する。
出力Ｐ１，Ｐ２は加算器８の左側入力Ｌ，右側入力Ｒに
供給される。加算器８は、左側入力Ｌ，右側入力Ｒに供
給されたＰ１，Ｐ２、即ち入力データの左シフト数を加
算し、乗算回路７からの出力データ（乗算結果）に対す
る右シフト数（Ｐ１＋Ｐ２）を算出する。
【００２４】右シフタ９は、乗算回路７の出力データ
（乗算結果）を、加算器８の加算結果（Ｐ１＋Ｐ２）で
示される２進桁数だけ右シフトし、正規化浮動小数点数
の仮数部、非正規化浮動小数点数の仮数部、または固定
小数点数の乗算結果を出力する。
（乗算結果）を、加算器８の加算結果（Ｐ１＋Ｐ２）で
示される２進桁数だけ右シフトし、正規化浮動小数点数
の仮数部、非正規化浮動小数点数の仮数部、または固定
小数点数の乗算結果を出力する。
【００２５】以上の動作により、正規化浮動小数点数の
乗算、非正規化浮動小数点数の乗算および固定小数点数
の乗算が可能となる。このような乗算が可能となる更に
詳細な理由を、（１）正規化浮動小数点数の乗算の場合
と、（２）非正規化浮動小数点数の乗算または固定小数
点数の乗算の場合について説明する。
乗算、非正規化浮動小数点数の乗算および固定小数点数
の乗算が可能となる。このような乗算が可能となる更に
詳細な理由を、（１）正規化浮動小数点数の乗算の場合
と、（２）非正規化浮動小数点数の乗算または固定小数
点数の乗算の場合について説明する。
【００２６】（１）正規化浮動小数点数の乗算の場合 まず、レジスタ１，２に正規化浮動小数点数の仮数部が
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって加算器８の出力も
「０」となる。この場合、左シフタ５，６および右シフ
タ９は、いずれもシフト動作を行わず、通常の正規化浮
動小数点数の仮数部の乗算が行われる。
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって加算器８の出力も
「０」となる。この場合、左シフタ５，６および右シフ
タ９は、いずれもシフト動作を行わず、通常の正規化浮
動小数点数の仮数部の乗算が行われる。
【００２７】（２）非正規化浮動小数点数の乗算または
固定小数点数の乗算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
固定小数点数の乗算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
【００２８】ここで、入力された非正規化浮動小数点数
の仮数部、または固定小数点数を、Ｎ１，Ｎ２とする
と、左シフタ５，６によるシフト後の値（左シフタ５，
６の出力）は、プライオリティエンコーダ３，４の出力
がＰ１，Ｐ２であることから、それぞれ Ｎ１×２P1 Ｎ２×２P2 となる。
の仮数部、または固定小数点数を、Ｎ１，Ｎ２とする
と、左シフタ５，６によるシフト後の値（左シフタ５，
６の出力）は、プライオリティエンコーダ３，４の出力
がＰ１，Ｐ２であることから、それぞれ Ｎ１×２P1 Ｎ２×２P2 となる。
【００２９】この値（左シフタ５，６の出力Ｎ１×
２P1，Ｎ２×２P2）を乗算回路７の被乗数側入力Ａ，乗
数側入力Ｂに入力すると、乗算回路７の出力として、 Ｎ１×Ｎ２×２P1+P2 が得られる。
２P1，Ｎ２×２P2）を乗算回路７の被乗数側入力Ａ，乗
数側入力Ｂに入力すると、乗算回路７の出力として、 Ｎ１×Ｎ２×２P1+P2 が得られる。
【００３０】さて、加算器８では、Ｐ１＋Ｐ２の計算を
行うことから、その値Ｐ１＋Ｐ２だけ乗算回路７の出力
を右シフトすれば、結果として Ｎ１×Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の乗算、非正規化浮動小数点数の仮数部の乗算および
固定小数点数の乗算を実現することができる。
行うことから、その値Ｐ１＋Ｐ２だけ乗算回路７の出力
を右シフトすれば、結果として Ｎ１×Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の乗算、非正規化浮動小数点数の仮数部の乗算および
固定小数点数の乗算を実現することができる。
【００３１】なお、前記実施例では、ＩＥＥＥ浮動小数
点形式の正規化データの乗算装置に少量のハードウェア
を付加したものとして説明したが、本発明は、他の浮動
小数点形式の正規化データの乗算装置にも同様に適用で
きるものである。
点形式の正規化データの乗算装置に少量のハードウェア
を付加したものとして説明したが、本発明は、他の浮動
小数点形式の正規化データの乗算装置にも同様に適用で
きるものである。
【００３２】
【発明の効果】以上詳述したようにこの発明によれば、
被乗数，乗数として入力された固定小数点数（または非
正規化浮動小数点数の仮数部）の最上位側に連続してい
るゼロの数をゼロ検出回路（第１，第２ゼロ検出回路）
により検出し、その数だけ入力固定小数点数（または入
力非正規化浮動小数点数の仮数部）を左シフト回路（第
１，第２左シフト回路）により左シフトして正規化浮動
小数点数の仮数部乗算用の乗算回路に供給することで、
正規化浮動小数点数用の乗算回路でありながら、固定小
数点数（または非正規化浮動小数点数の仮数部）の乗算
を正規化浮動小数点数の仮数部の乗算であるかのように
実行することができ、しかも乗算回路の出力を、加算器
にて算出した被乗数側と乗数側の左シフト量の和の分だ
け、右シフト回路により右シフトすることにより、固定
小数点数（または非正規化浮動小数点数の仮数部）につ
いての正しい乗算結果を得ることができる。
被乗数，乗数として入力された固定小数点数（または非
正規化浮動小数点数の仮数部）の最上位側に連続してい
るゼロの数をゼロ検出回路（第１，第２ゼロ検出回路）
により検出し、その数だけ入力固定小数点数（または入
力非正規化浮動小数点数の仮数部）を左シフト回路（第
１，第２左シフト回路）により左シフトして正規化浮動
小数点数の仮数部乗算用の乗算回路に供給することで、
正規化浮動小数点数用の乗算回路でありながら、固定小
数点数（または非正規化浮動小数点数の仮数部）の乗算
を正規化浮動小数点数の仮数部の乗算であるかのように
実行することができ、しかも乗算回路の出力を、加算器
にて算出した被乗数側と乗数側の左シフト量の和の分だ
け、右シフト回路により右シフトすることにより、固定
小数点数（または非正規化浮動小数点数の仮数部）につ
いての正しい乗算結果を得ることができる。
【００３３】即ち、この発明によれば、正規化浮動小数
点数の乗算装置を基本とする構成に、ゼロ検出回路、左
シフト回路、右シフト回路および加算器といった少量の
ハードウェアを付加するだけで、正規化浮動小数点乗算
速度の低下を招くことなく、固定小数点数の乗算、更に
は非正規化浮動小数点数の乗算を行うことができる。
点数の乗算装置を基本とする構成に、ゼロ検出回路、左
シフト回路、右シフト回路および加算器といった少量の
ハードウェアを付加するだけで、正規化浮動小数点乗算
速度の低下を招くことなく、固定小数点数の乗算、更に
は非正規化浮動小数点数の乗算を行うことができる。
【図１】この発明の一実施例に係る浮動小数点乗算装置
の構成を示すブロック図。
の構成を示すブロック図。
１，２…レジスタ、３，４…プライオリティエンコーダ
（ゼロ検出回路）、５，６…左シフタ（左シフト回
路）、７…乗算回路、８…加算器、９…右シフタ（右シ
フト回路）。
（ゼロ検出回路）、５，６…左シフタ（左シフト回
路）、７…乗算回路、８…加算器、９…右シフタ（右シ
フト回路）。
Claims (2)
- 【請求項１】 正規化された浮動小数点数の仮数部の乗
算を行うための乗算回路を有する浮動小数点乗算装置に
おいて、 被乗数となる固定小数点数の最上位側に連続しているゼ
ロの数を検出する第１のゼロ検出回路と、 乗数となる固定小数点数の最上位側に連続しているゼロ
の数を検出する第２のゼロ検出回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
け上記被乗数を左シフトして上記乗算回路に供給する第
１の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
け上記乗数を左シフトして上記乗算回路に供給する第２
の左シフト回路と、 上記第１および第２のゼロ検出回路で検出されたゼロの
数を加算する加算器と、 上記第１および第２の左シフト回路による左シフト後の
上記被乗数および乗数を対象とする上記乗算回路の乗算
結果を上記加算器の加算結果の示す数だけ右シフトする
右シフト回路と、 を具備し、正規化浮動小数点数の乗算に加え、固定小数
点数の乗算も可能としたことを特徴とする浮動小数点乗
算装置。 - 【請求項２】 正規化された浮動小数点数の仮数部の乗
算を行うための乗算回路を有する浮動小数点乗算装置に
おいて、 被乗数となる非正規化浮動小数点数の仮数部、または固
定小数点数の最上位側に連続しているゼロの数を検出す
る第１のゼロ検出回路と、 乗数となる非正規化浮動小数点数の仮数部、または固定
小数点数の最上位側に連続しているゼロの数を検出する
第２のゼロ検出回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
け上記被乗数を左シフトして上記乗算回路に供給する第
１の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
け上記乗数を左シフトして上記乗算回路に供給する第２
の左シフト回路と、 上記第１および第２のゼロ検出回路で検出されたゼロの
数を加算する加算器と、 上記第１および第２の左シフト回路による左シフト後の
上記被乗数および乗数を対象とする上記乗算回路の乗算
結果を上記加算器の加算結果の示す数だけ右シフトする
右シフト回路と、 を具備し、正規化浮動小数点数の乗算に加え、非正規化
浮動小数点数の乗算および固定小数点数の乗算も可能と
したことを特徴とする浮動小数点乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19414591A JPH0540605A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19414591A JPH0540605A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540605A true JPH0540605A (ja) | 1993-02-19 |
Family
ID=16319664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19414591A Pending JPH0540605A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540605A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402734B1 (ko) * | 2001-12-21 | 2003-10-22 | 한국전자통신연구원 | 부호화된 피승수를 사용하는 고정 소수점 곱셈 장치 및 그방법 |
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
| US8280941B2 (en) * | 2007-12-19 | 2012-10-02 | HGST Netherlands B.V. | Method and system for performing calculations using fixed point microprocessor hardware |
| JP2015170359A (ja) * | 2014-03-07 | 2015-09-28 | エイアールエム リミテッド | 浮動小数点オペランドを乗算するためのデータ処理装置及び方法 |
| JP2015228226A (ja) * | 2008-06-30 | 2015-12-17 | インテル コーポレイション | プロセッサにおける効率的なパラレル浮動小数点例外処理 |
| JP2021528756A (ja) * | 2018-06-19 | 2021-10-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 少なくとも２つの被乗数を乗算するための計算ユニット、方法及びコンピュータプログラム |
-
1991
- 1991-08-02 JP JP19414591A patent/JPH0540605A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100986405B1 (ko) * | 2005-03-17 | 2010-10-08 | 콸콤 인코포레이티드 | 저전력 배열 곱셈기 |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
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| US11537361B2 (en) | 2018-06-19 | 2022-12-27 | Robert Bosch Gmbh | Processing unit, method and computer program for multiplying at least two multiplicands |
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