JPH0540606A - 浮動小数点乗除算装置 - Google Patents
浮動小数点乗除算装置Info
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- JPH0540606A JPH0540606A JP19414791A JP19414791A JPH0540606A JP H0540606 A JPH0540606 A JP H0540606A JP 19414791 A JP19414791 A JP 19414791A JP 19414791 A JP19414791 A JP 19414791A JP H0540606 A JPH0540606 A JP H0540606A
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- division
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Abstract
(57)【要約】
【目的】正規化浮動小数点数の乗除算装置を基本とする
構成に少量のハードウェアを付加するだけで、正規化浮
動小数点乗除算速度を低下せずに、固定小数点数乗除
算、更には非正規化浮動小数点数乗除算が行えるように
することである。 【構成】レジスタ１，２に保持された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）は、プライオリテ
ィエンコーダ３，４によって検出された最上位に連続し
ているゼロの数Ｐ１，Ｐ２だけ、左シフタ５，６によっ
て左シフトされた後、正規化浮動小数点数の仮数部用の
乗除算回路７による乗除算に供される。Ｐ１，Ｐ２は加
減算器８によって加算または減算される。シフタ９は、
乗除算回路７の乗除算結果を、加減算器８の加減算結果
が正ならば右方向に、負ならば左方向に、加減算結果の
示す数の絶対値だけシフトし、レジスタ１，２に保持さ
れた固定小数点数（または非正規化浮動小数点数の仮数
部）の乗除算結果を得る。
構成に少量のハードウェアを付加するだけで、正規化浮
動小数点乗除算速度を低下せずに、固定小数点数乗除
算、更には非正規化浮動小数点数乗除算が行えるように
することである。 【構成】レジスタ１，２に保持された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）は、プライオリテ
ィエンコーダ３，４によって検出された最上位に連続し
ているゼロの数Ｐ１，Ｐ２だけ、左シフタ５，６によっ
て左シフトされた後、正規化浮動小数点数の仮数部用の
乗除算回路７による乗除算に供される。Ｐ１，Ｐ２は加
減算器８によって加算または減算される。シフタ９は、
乗除算回路７の乗除算結果を、加減算器８の加減算結果
が正ならば右方向に、負ならば左方向に、加減算結果の
示す数の絶対値だけシフトし、レジスタ１，２に保持さ
れた固定小数点数（または非正規化浮動小数点数の仮数
部）の乗除算結果を得る。
Description
【０００１】
【産業上の利用分野】この発明は、正規化浮動小数点数
の乗除算の他、固定小数点数の乗除算、更には非正規化
浮動小数点数の乗除算に好適な浮動小数点乗除算装置に
関する。
の乗除算の他、固定小数点数の乗除算、更には非正規化
浮動小数点数の乗除算に好適な浮動小数点乗除算装置に
関する。
【０００２】
【従来の技術】従来、正規化浮動小数点数の他、固定小
数点数を扱う計算機の乗除算装置では、正規化浮動小数
点数の乗除算を実現する専用の乗除算装置と、固定小数
点数の乗除算を実現する専用の乗除算装置とを別々に備
えるのが一般的であった。
数点数を扱う計算機の乗除算装置では、正規化浮動小数
点数の乗除算を実現する専用の乗除算装置と、固定小数
点数の乗除算を実現する専用の乗除算装置とを別々に備
えるのが一般的であった。
【０００３】また、上記した正規化浮動小数点数および
固定小数点数の他に、非正規化浮動小数点数をも扱う場
合には、非正規化浮動小数点数の乗除算を実現する専用
の乗除算装置を更に備えていた。
固定小数点数の他に、非正規化浮動小数点数をも扱う場
合には、非正規化浮動小数点数の乗除算を実現する専用
の乗除算装置を更に備えていた。
【０００４】これに対し、ハードウェア量を減らすため
に、固定小数点数用の乗除算装置、即ち被乗数および除
数の上位に連続するゼロが存在することを前提として乗
除算を行うことが可能な複雑な構成の乗除算装置をベー
スにして（共用して）、固定小数点数の乗除算の他、正
規化浮動小数点数の乗除算、更には非正規化浮動小数点
数の乗除算を実現する方式も知られていた。
に、固定小数点数用の乗除算装置、即ち被乗数および除
数の上位に連続するゼロが存在することを前提として乗
除算を行うことが可能な複雑な構成の乗除算装置をベー
スにして（共用して）、固定小数点数の乗除算の他、正
規化浮動小数点数の乗除算、更には非正規化浮動小数点
数の乗除算を実現する方式も知られていた。
【０００５】
【発明が解決しようとする課題】上記したように従来
は、正規化浮動小数点数の乗除算の他、固定小数点数
（更には非正規化浮動小数点数）の乗除算を実現するの
に、正規化浮動小数点数の乗除算専用の乗除算装置と、
固定小数点数の乗除算専用の乗除算装置（と、更には非
正規化浮動小数点数専用の乗除算装置）とを別々に備え
るのが一般的であった。しかし、このような構成では、
装置の規模が膨大となる欠点があった。また、このよう
な構成の装置の規模を抑えるために、より低機能の乗除
算装置を組合せて演算を実現することもあるが、演算速
度の低下を招く問題があった。
は、正規化浮動小数点数の乗除算の他、固定小数点数
（更には非正規化浮動小数点数）の乗除算を実現するの
に、正規化浮動小数点数の乗除算専用の乗除算装置と、
固定小数点数の乗除算専用の乗除算装置（と、更には非
正規化浮動小数点数専用の乗除算装置）とを別々に備え
るのが一般的であった。しかし、このような構成では、
装置の規模が膨大となる欠点があった。また、このよう
な構成の装置の規模を抑えるために、より低機能の乗除
算装置を組合せて演算を実現することもあるが、演算速
度の低下を招く問題があった。
【０００６】一方、固定小数点数用の乗除算装置をベー
スにして正規化浮動小数点数（更には非正規化浮動小数
点数）の乗除算を実現することにより、装置規模が膨大
となるのを抑える方式では、被乗数および乗数の上位に
連続するゼロが存在することを前提として乗除算を行う
構成となっているため、浮動小数点演算の速度が低下す
る問題があった。
スにして正規化浮動小数点数（更には非正規化浮動小数
点数）の乗除算を実現することにより、装置規模が膨大
となるのを抑える方式では、被乗数および乗数の上位に
連続するゼロが存在することを前提として乗除算を行う
構成となっているため、浮動小数点演算の速度が低下す
る問題があった。
【０００７】この発明は上記事情に鑑みてなされたもの
でその目的は、正規化浮動小数点数の乗除算装置を基本
とする構成に少量のハードウェアを付加するだけで、正
規化浮動小数点乗除算速度の低下を招くことなく、固定
小数点数の乗除算、更には非正規化浮動小数点数の乗除
算が行える浮動小数点乗除算装置を提供することにあ
る。
でその目的は、正規化浮動小数点数の乗除算装置を基本
とする構成に少量のハードウェアを付加するだけで、正
規化浮動小数点乗除算速度の低下を招くことなく、固定
小数点数の乗除算、更には非正規化浮動小数点数の乗除
算が行える浮動小数点乗除算装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】この発明は、正規化され
た浮動小数点数の仮数部の乗除算を行うための乗除算回
路と、乗算または除算用に入力された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）の最上位側に連続
しているゼロの数を検出するゼロ検出回路と、このゼロ
検出回路によって検出されたゼロの数だけ入力固定小数
点数（または非正規化浮動小数点数の仮数部）を左シフ
トする左シフト回路と、上記ゼロ検出回路によって検出
された被乗数または被除数となる固定小数点数（または
非正規化浮動小数点数の仮数部）のゼロの数と乗数また
は除数となる固定小数点数（または非正規化浮動小数点
数の仮数部）のゼロの数の加算または減算を行う加減算
器と、上記左シフト回路による左シフト後の、上記被乗
数と乗数、または被除数と除数を対象とする乗除算回路
の乗算または除算結果を、加減算器の加減算結果の示す
数だけ、その加減算結果の正負に応じて右または左シフ
トするシフト回路とを備えたことを特徴とするものであ
る。
た浮動小数点数の仮数部の乗除算を行うための乗除算回
路と、乗算または除算用に入力された固定小数点数（ま
たは非正規化浮動小数点数の仮数部）の最上位側に連続
しているゼロの数を検出するゼロ検出回路と、このゼロ
検出回路によって検出されたゼロの数だけ入力固定小数
点数（または非正規化浮動小数点数の仮数部）を左シフ
トする左シフト回路と、上記ゼロ検出回路によって検出
された被乗数または被除数となる固定小数点数（または
非正規化浮動小数点数の仮数部）のゼロの数と乗数また
は除数となる固定小数点数（または非正規化浮動小数点
数の仮数部）のゼロの数の加算または減算を行う加減算
器と、上記左シフト回路による左シフト後の、上記被乗
数と乗数、または被除数と除数を対象とする乗除算回路
の乗算または除算結果を、加減算器の加減算結果の示す
数だけ、その加減算結果の正負に応じて右または左シフ
トするシフト回路とを備えたことを特徴とするものであ
る。
【０００９】
【作用】上記の構成において、固定小数点数（または非
正規化浮動小数点数の仮数部）の乗算／除算の場合に
は、その被演算データ（被乗数／被除数および乗数／除
数）が、その最上位側に連続するゼロの数だけ左シフト
回路により左シフトされて、正規化浮動小数点数の仮数
部乗除算用の乗除算回路に入力されるため、同乗除算回
路を利用した固定小数点数（または非正規化浮動小数点
数の仮数部）の乗算／除算が速度低下を招くことなく行
える。
正規化浮動小数点数の仮数部）の乗算／除算の場合に
は、その被演算データ（被乗数／被除数および乗数／除
数）が、その最上位側に連続するゼロの数だけ左シフト
回路により左シフトされて、正規化浮動小数点数の仮数
部乗除算用の乗除算回路に入力されるため、同乗除算回
路を利用した固定小数点数（または非正規化浮動小数点
数の仮数部）の乗算／除算が速度低下を招くことなく行
える。
【００１０】この乗除算回路の出力は、乗算時であれ
ば、加減算器の加算結果の示す数だけシフト回路によっ
て右シフトされ、正しい固定小数点数（または非正規化
浮動小数点数の仮数部）の乗算結果に補正される。また
除算時であれば、乗除算回路の出力は、加減算器の減算
結果の示す数の絶対値だけ、その減算結果の正負で決ま
る右または左方向に、シフト回路によってシフトされ、
正しい固定小数点数（または非正規化浮動小数点数の仮
数部）の除算結果に補正される。
ば、加減算器の加算結果の示す数だけシフト回路によっ
て右シフトされ、正しい固定小数点数（または非正規化
浮動小数点数の仮数部）の乗算結果に補正される。また
除算時であれば、乗除算回路の出力は、加減算器の減算
結果の示す数の絶対値だけ、その減算結果の正負で決ま
る右または左方向に、シフト回路によってシフトされ、
正しい固定小数点数（または非正規化浮動小数点数の仮
数部）の除算結果に補正される。
【００１１】
【実施例】図１はこの発明の一実施例に係る浮動小数点
乗除算装置の要部構成を示すブロック図である。
乗除算装置の要部構成を示すブロック図である。
【００１２】図１において、１は乗算／除算の被乗数／
被除数となる正規化浮動小数点数の仮数部、乗算／除算
の被乗数／被除数となる非正規化浮動小数点数の仮数
部、または乗算／除算の被乗数／被除数となる固定小数
点数を保持するためのレジスタ（入力レジスタ）、２は
乗算／除算の乗数／除数となる正規化浮動小数点数の仮
数部、乗算／除算の乗数／除数となる非正規化浮動小数
点数の仮数部、または乗算／除算の乗数／除数となる固
定小数点数を保持するためのレジスタ（入力レジスタ）
である。
被除数となる正規化浮動小数点数の仮数部、乗算／除算
の被乗数／被除数となる非正規化浮動小数点数の仮数
部、または乗算／除算の被乗数／被除数となる固定小数
点数を保持するためのレジスタ（入力レジスタ）、２は
乗算／除算の乗数／除数となる正規化浮動小数点数の仮
数部、乗算／除算の乗数／除数となる非正規化浮動小数
点数の仮数部、または乗算／除算の乗数／除数となる固
定小数点数を保持するためのレジスタ（入力レジスタ）
である。
【００１３】３はレジスタ１に保持されているデータを
入力し、同データの最上位側に連続している“０”（ゼ
ロ）の数（桁数）Ｐ１を出力するためのゼロ検出回路、
例えばプライオリティエンコーダ、４はレジスタ２に保
持されているデータを入力し、同データの最上位側に連
続している“０”の数（桁数）Ｐ２を出力するためのプ
ライオリティエンコーダ（ゼロ検出回路）である。
入力し、同データの最上位側に連続している“０”（ゼ
ロ）の数（桁数）Ｐ１を出力するためのゼロ検出回路、
例えばプライオリティエンコーダ、４はレジスタ２に保
持されているデータを入力し、同データの最上位側に連
続している“０”の数（桁数）Ｐ２を出力するためのプ
ライオリティエンコーダ（ゼロ検出回路）である。
【００１４】５はレジスタ１に保持されているデータを
プライオリティエンコーダ３によって検出されたゼロの
数Ｐ１だけ左シフトする左シフタ、６はレジスタ２に保
持されているデータをプライオリティエンコーダ４によ
って検出されたゼロの数Ｐ２だけ左シフトする左シフタ
である。
プライオリティエンコーダ３によって検出されたゼロの
数Ｐ１だけ左シフトする左シフタ、６はレジスタ２に保
持されているデータをプライオリティエンコーダ４によ
って検出されたゼロの数Ｐ２だけ左シフトする左シフタ
である。
【００１５】７は乗算モードまたは除算モードを指定す
るための演算モード信号Ｍ／Ｄに応じて乗算または除算
を行う乗除算回路であり、その被乗数／被除数側入力Ａ
には左シフタ５の出力が接続され、その乗数／除数側入
力Ｂには左シフタ６の出力が接続されている。この乗除
算回路７は、正規化浮動小数点数の仮数部の乗除算を実
行するための周知の回路であり、従来であれば、その被
乗数／被除数側入力Ａにレジスタ１の出力を接続し、そ
の乗数／除数側入力Ｂにレジスタ２の出力を接続して用
いるものである。
るための演算モード信号Ｍ／Ｄに応じて乗算または除算
を行う乗除算回路であり、その被乗数／被除数側入力Ａ
には左シフタ５の出力が接続され、その乗数／除数側入
力Ｂには左シフタ６の出力が接続されている。この乗除
算回路７は、正規化浮動小数点数の仮数部の乗除算を実
行するための周知の回路であり、従来であれば、その被
乗数／被除数側入力Ａにレジスタ１の出力を接続し、そ
の乗数／除数側入力Ｂにレジスタ２の出力を接続して用
いるものである。
【００１６】８はプライオリティエンコーダ３，４によ
って検出されたゼロの数Ｐ１，Ｐ２を加算または減算す
るための加減算器、９は乗除算回路７の乗算または除算
結果（出力）を、加減算器８の加減算結果の絶対値の示
す数だけ、その加減算結果の正負に応じて右または左シ
フトするシフタである。
って検出されたゼロの数Ｐ１，Ｐ２を加算または減算す
るための加減算器、９は乗除算回路７の乗算または除算
結果（出力）を、加減算器８の加減算結果の絶対値の示
す数だけ、その加減算結果の正負に応じて右または左シ
フトするシフタである。
【００１７】加減算器８は、プライオリティエンコーダ
３，４によって検出されたゼロの数Ｐ１，Ｐ２を加算す
る加算器８１と、このＰ１，Ｐ２を減算する減算器８２
と、セレクタ８３とを有している。セレクタ８３は、加
算器８１の加算結果または減算器８２の減算結果のいず
れか一方を、演算モード信号Ｍ／Ｄに応じてシフタ９に
選択出力するものである。
３，４によって検出されたゼロの数Ｐ１，Ｐ２を加算す
る加算器８１と、このＰ１，Ｐ２を減算する減算器８２
と、セレクタ８３とを有している。セレクタ８３は、加
算器８１の加算結果または減算器８２の減算結果のいず
れか一方を、演算モード信号Ｍ／Ｄに応じてシフタ９に
選択出力するものである。
【００１８】次に、図１の構成の動作を説明する。ま
ず、図１の構成は、周知のＩＥＥＥ浮動小数点形式の正
規化データの乗除算装置に少量のハードウェアを付加し
たものである。即ち図１の構成において、レジスタ１，
２および乗除算回路７が、ＩＥＥＥ浮動小数点形式の正
規化データの乗除算装置の構成要素であり、プライオリ
ティエンコーダ３，４、左シフタ５，６、加減算器８お
よびシフタ９を付加することにより、以下に述べるよう
に、正規化浮動小数点数の仮数部の乗除算の他、非正規
化浮動小数点数の仮数部の乗除算および固定小数点数の
乗除算を可能とするものである。
ず、図１の構成は、周知のＩＥＥＥ浮動小数点形式の正
規化データの乗除算装置に少量のハードウェアを付加し
たものである。即ち図１の構成において、レジスタ１，
２および乗除算回路７が、ＩＥＥＥ浮動小数点形式の正
規化データの乗除算装置の構成要素であり、プライオリ
ティエンコーダ３，４、左シフタ５，６、加減算器８お
よびシフタ９を付加することにより、以下に述べるよう
に、正規化浮動小数点数の仮数部の乗除算の他、非正規
化浮動小数点数の仮数部の乗除算および固定小数点数の
乗除算を可能とするものである。
【００１９】さて、レジスタ１には、正規化浮動小数点
数の乗算／除算時であれば被乗数／被除数となる正規化
された浮動小数点の仮数部が入力保持され、非正規化浮
動小数点数の乗算／除算時であれば被乗数／被除数とな
る非正規化浮動小数点数が入力保持され、固定小数点数
の乗算／除算時であれば被乗数／被除数となる固定小数
点数が入力保持される。
数の乗算／除算時であれば被乗数／被除数となる正規化
された浮動小数点の仮数部が入力保持され、非正規化浮
動小数点数の乗算／除算時であれば被乗数／被除数とな
る非正規化浮動小数点数が入力保持され、固定小数点数
の乗算／除算時であれば被乗数／被除数となる固定小数
点数が入力保持される。
【００２０】同様にレジスタ２には、正規化浮動小数点
数の乗算／除算時であれば乗数／除数となる正規化され
た浮動小数点の仮数部が入力保持され、非正規化浮動小
数点数の乗算／除算時であれば乗数／除数となる非正規
化浮動小数点数が入力保持され、固定小数点数の乗算／
除算時であれば乗数／除数となる固定小数点数が入力保
持される。
数の乗算／除算時であれば乗数／除数となる正規化され
た浮動小数点の仮数部が入力保持され、非正規化浮動小
数点数の乗算／除算時であれば乗数／除数となる非正規
化浮動小数点数が入力保持され、固定小数点数の乗算／
除算時であれば乗数／除数となる固定小数点数が入力保
持される。
【００２１】プライオリティエンコーダ３，４はレジス
タ１，２の出力データの最上位（ＭＳＢ）に連続してい
る“０”の２進桁（binary digit）数Ｐ１，Ｐ２を検出
し、同Ｐ１，Ｐ２を出力する。ここで、レジスタ１，２
の保持データ（被乗数／被除数，乗数／除数）が正規化
浮動小数点数の仮数部の場合には、ＭＳＢは“１”であ
るので、Ｐ１，Ｐ２の値はいずれも「０」となる。
タ１，２の出力データの最上位（ＭＳＢ）に連続してい
る“０”の２進桁（binary digit）数Ｐ１，Ｐ２を検出
し、同Ｐ１，Ｐ２を出力する。ここで、レジスタ１，２
の保持データ（被乗数／被除数，乗数／除数）が正規化
浮動小数点数の仮数部の場合には、ＭＳＢは“１”であ
るので、Ｐ１，Ｐ２の値はいずれも「０」となる。
【００２２】左シフタ５，６はレジスタ１，２の出力デ
ータをプライオリティエンコーダ３，４から出力される
Ｐ１，Ｐ２の示す２進桁数（ビット数）だけ左シフト
し、ＭＳＢが“１”となったデータを出力する。したが
って、レジスタ１，２の出力データが正規化浮動小数点
数の場合には左シフトは行われず、左シフタ５，６の出
力はこのレジスタ１，２の出力データに一致する。
ータをプライオリティエンコーダ３，４から出力される
Ｐ１，Ｐ２の示す２進桁数（ビット数）だけ左シフト
し、ＭＳＢが“１”となったデータを出力する。したが
って、レジスタ１，２の出力データが正規化浮動小数点
数の場合には左シフトは行われず、左シフタ５，６の出
力はこのレジスタ１，２の出力データに一致する。
【００２３】左シフタ５の出力は乗除算回路７の被乗数
／被除数側入力Ａに供給され、左シフタ６の出力は乗除
算回路７の乗数／除数側入力Ｂに供給される。乗除算回
路７は、入力Ａ，Ｂに供給された左シフタ５，６の出力
を入力し、即ちレジスタ１，２の出力データがプライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされ、そのＭＳＢが“１”となっているデータを入
力し、正規化されている浮動小数点数の仮数部として両
データの乗算（演算モード信号Ｍ／Ｄによって乗算モー
ドが指定されている例えばＭ／Ｄ＝０の場合）または除
算（演算モード信号Ｍ／Ｄによって除算モードが指定さ
れている例えばＭ／Ｄ＝１の場合）を行う。
／被除数側入力Ａに供給され、左シフタ６の出力は乗除
算回路７の乗数／除数側入力Ｂに供給される。乗除算回
路７は、入力Ａ，Ｂに供給された左シフタ５，６の出力
を入力し、即ちレジスタ１，２の出力データがプライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされ、そのＭＳＢが“１”となっているデータを入
力し、正規化されている浮動小数点数の仮数部として両
データの乗算（演算モード信号Ｍ／Ｄによって乗算モー
ドが指定されている例えばＭ／Ｄ＝０の場合）または除
算（演算モード信号Ｍ／Ｄによって除算モードが指定さ
れている例えばＭ／Ｄ＝１の場合）を行う。
【００２４】さて、プライオリティエンコーダ３の出力
Ｐ１は、加減算器８に設けられた加算器８１および減算
器８２の左側入力Ｌに供給される。またプライオリティ
エンコーダ４の出力Ｐ２は、加減算器８に設けられた加
算器８１および減算器８２の右側入力Ｒに供給される。
Ｐ１は、加減算器８に設けられた加算器８１および減算
器８２の左側入力Ｌに供給される。またプライオリティ
エンコーダ４の出力Ｐ２は、加減算器８に設けられた加
算器８１および減算器８２の右側入力Ｒに供給される。
【００２５】加算器８１は、左側入力Ｌ，右側入力Ｒに
供給されたＰ１，Ｐ２を加算し、即ち被乗数／被除数側
と乗数／除数側の入力データの左シフト数を加算し、乗
除算回路７からの出力データ（具体的には乗算結果）に
対する右シフト数（Ｐ１＋Ｐ２）を算出する。一方、減
算器８２は、左側入力Ｌに供給されたＰ１から右側入力
Ｒに供給されたＰ２を減算し、即ち被乗数／被除数側と
乗数／除数側の入力データの左シフト数を減算し、乗除
算回路７からの出力データ（具体的には除算結果）に対
するシフト数とシフト方向を示す情報（Ｐ１−Ｐ２）を
算出する。
供給されたＰ１，Ｐ２を加算し、即ち被乗数／被除数側
と乗数／除数側の入力データの左シフト数を加算し、乗
除算回路７からの出力データ（具体的には乗算結果）に
対する右シフト数（Ｐ１＋Ｐ２）を算出する。一方、減
算器８２は、左側入力Ｌに供給されたＰ１から右側入力
Ｒに供給されたＰ２を減算し、即ち被乗数／被除数側と
乗数／除数側の入力データの左シフト数を減算し、乗除
算回路７からの出力データ（具体的には除算結果）に対
するシフト数とシフト方向を示す情報（Ｐ１−Ｐ２）を
算出する。
【００２６】加算器８１の加算結果（Ｐ１＋Ｐ２）はセ
レクタ８３の“０”側入力に供給される。セレクタ８３
の“１”側入力には、減算器８２の減算結果（Ｐ１−Ｐ
２）が供給される。セレクタ８３は、演算モード信号Ｍ
／Ｄが乗算モードを示す（Ｍ／Ｄ＝０の）場合には、
“０”側入力の内容、即ち加算器８１の加算結果を選択
し、除算モードを示す（Ｍ／Ｄ＝１の）場合には、
“１”側入力の内容、即ち減算器８２の減算結果を選択
する。このセレクタ８３によって選択された加算器８１
の加算結果または減算器８２の減算結果は、加減算器８
の加減算結果としてシフタ９に供給される。
レクタ８３の“０”側入力に供給される。セレクタ８３
の“１”側入力には、減算器８２の減算結果（Ｐ１−Ｐ
２）が供給される。セレクタ８３は、演算モード信号Ｍ
／Ｄが乗算モードを示す（Ｍ／Ｄ＝０の）場合には、
“０”側入力の内容、即ち加算器８１の加算結果を選択
し、除算モードを示す（Ｍ／Ｄ＝１の）場合には、
“１”側入力の内容、即ち減算器８２の減算結果を選択
する。このセレクタ８３によって選択された加算器８１
の加算結果または減算器８２の減算結果は、加減算器８
の加減算結果としてシフタ９に供給される。
【００２７】シフタ９は、加減算器８の加減算結果が正
の場合（具体的には、加算器８１の加算結果Ｐ１＋Ｐ２
が選択された乗算モードの場合、または減算器８２の減
算結果Ｐ１−Ｐ２が選択され且つその値が正となる除算
モードの場合）には、乗除算回路７の出力データ（乗算
または除算結果）を、加減算器８の加減算結果で示され
る２進桁数だけ右シフトする。またシフタ９は、加減算
器８の加減算結果が負の場合（具体的には、減算器８２
の減算結果Ｐ１−Ｐ２が選択され且つその値が負となる
除算モードの場合）には、乗除算回路７の出力データ
（除算結果）を、加減算器８の加減算結果Ｐ１−Ｐ２の
絶対値｜Ｐ１−Ｐ２｜（＝Ｐ２−Ｐ１）で示される２進
桁数だけ左シフトする。このシフタ９の出力は、正規化
浮動小数点数の仮数部、非正規化浮動小数点数の仮数
部、または固定小数点数の乗算／除算結果となる。
の場合（具体的には、加算器８１の加算結果Ｐ１＋Ｐ２
が選択された乗算モードの場合、または減算器８２の減
算結果Ｐ１−Ｐ２が選択され且つその値が正となる除算
モードの場合）には、乗除算回路７の出力データ（乗算
または除算結果）を、加減算器８の加減算結果で示され
る２進桁数だけ右シフトする。またシフタ９は、加減算
器８の加減算結果が負の場合（具体的には、減算器８２
の減算結果Ｐ１−Ｐ２が選択され且つその値が負となる
除算モードの場合）には、乗除算回路７の出力データ
（除算結果）を、加減算器８の加減算結果Ｐ１−Ｐ２の
絶対値｜Ｐ１−Ｐ２｜（＝Ｐ２−Ｐ１）で示される２進
桁数だけ左シフトする。このシフタ９の出力は、正規化
浮動小数点数の仮数部、非正規化浮動小数点数の仮数
部、または固定小数点数の乗算／除算結果となる。
【００２８】以上の動作により、正規化浮動小数点数の
乗算／除算、非正規化浮動小数点数の乗算／除算および
固定小数点数の乗算／除算が可能となる。このような乗
算／除算が可能となる更に詳細な理由を、（Ｍ１）正規
化浮動小数点数の乗算、（Ｍ２）非正規化浮動小数点数
の乗算または固定小数点数の乗算の場合と、（Ｄ１）正
規化浮動小数点数の除算、（Ｄ２）非正規化浮動小数点
数の除算または固定小数点数の除算の場合とについて、
それぞれ説明する。
乗算／除算、非正規化浮動小数点数の乗算／除算および
固定小数点数の乗算／除算が可能となる。このような乗
算／除算が可能となる更に詳細な理由を、（Ｍ１）正規
化浮動小数点数の乗算、（Ｍ２）非正規化浮動小数点数
の乗算または固定小数点数の乗算の場合と、（Ｄ１）正
規化浮動小数点数の除算、（Ｄ２）非正規化浮動小数点
数の除算または固定小数点数の除算の場合とについて、
それぞれ説明する。
【００２９】（Ｍ１）正規化浮動小数点数の乗算の場合 まず、レジスタ１，２に正規化浮動小数点数の仮数部が
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって加減算器８内のセ
レクタ８３から選択出力される加算器８１の出力も
「０」となる。この場合、左シフタ５，６およびシフタ
９は、いずれもシフト動作を行わず、通常の正規化浮動
小数点数の仮数部の乗算が行われる。
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって加減算器８内のセ
レクタ８３から選択出力される加算器８１の出力も
「０」となる。この場合、左シフタ５，６およびシフタ
９は、いずれもシフト動作を行わず、通常の正規化浮動
小数点数の仮数部の乗算が行われる。
【００３０】（Ｍ２）非正規化浮動小数点数の乗算また
は固定小数点数の乗算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
は固定小数点数の乗算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
【００３１】ここで、入力された非正規化浮動小数点数
の仮数部、または固定小数点数を、Ｎ１，Ｎ２とする
と、左シフタ５，６によるシフト後の値（左シフタ５，
６の出力）は、プライオリティエンコーダ３，４の出力
がＰ１，Ｐ２であることから、それぞれ Ｎ１×２P1 Ｎ２×２P2 となる。
の仮数部、または固定小数点数を、Ｎ１，Ｎ２とする
と、左シフタ５，６によるシフト後の値（左シフタ５，
６の出力）は、プライオリティエンコーダ３，４の出力
がＰ１，Ｐ２であることから、それぞれ Ｎ１×２P1 Ｎ２×２P2 となる。
【００３２】この値（左シフタ５，６の出力Ｎ１×
２P1，Ｎ２×２P2）を乗除算回路７の被乗数／被除数側
入力Ａ，乗数／除数側入力Ｂに入力して乗算を行わせる
と、乗除算回路７７の出力として、 Ｎ１×Ｎ２×２P1+P2 が得られる。
２P1，Ｎ２×２P2）を乗除算回路７の被乗数／被除数側
入力Ａ，乗数／除数側入力Ｂに入力して乗算を行わせる
と、乗除算回路７７の出力として、 Ｎ１×Ｎ２×２P1+P2 が得られる。
【００３３】さて、加減算器８では、加算器８１により
Ｐ１＋Ｐ２の計算が行われ、その値Ｐ１＋Ｐ２が加減算
器８（内のセレクタ８３）から出力されることから、そ
の値Ｐ１＋Ｐ２の分だけ乗除算回路７の出力をシフタ９
により右シフトすれば、結果として Ｎ１×Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の乗算、非正規化浮動小数点数の仮数部の乗算および
固定小数点数の乗算を実現することができる。
Ｐ１＋Ｐ２の計算が行われ、その値Ｐ１＋Ｐ２が加減算
器８（内のセレクタ８３）から出力されることから、そ
の値Ｐ１＋Ｐ２の分だけ乗除算回路７の出力をシフタ９
により右シフトすれば、結果として Ｎ１×Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の乗算、非正規化浮動小数点数の仮数部の乗算および
固定小数点数の乗算を実現することができる。
【００３４】（Ｄ１）正規化浮動小数点数の除算の場合 まず、レジスタ１，２に正規化浮動小数点数の仮数部が
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって減算器８の出力も
「０」となる。この場合、左シフタ５，６およびシフタ
９は、いずれもシフト動作を行わず、通常の正規化浮動
小数点数の仮数部の除算が行われる。
入力保持された場合、そのＭＳＢは“１”であるため、
プライオリティエンコーダ３，４の出力Ｐ１，Ｐ２の値
はいずれも「０」となり、したがって減算器８の出力も
「０」となる。この場合、左シフタ５，６およびシフタ
９は、いずれもシフト動作を行わず、通常の正規化浮動
小数点数の仮数部の除算が行われる。
【００３５】（Ｄ２）非正規化浮動小数点数の除算また
は固定小数点数の除算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
は固定小数点数の除算の場合 レジスタ１，２に非正規化浮動小数点数の仮数部または
固定小数点数が入力保持された場合には、プライオリテ
ィエンコーダ３，４はＭＳＢ側に連続している“０”の
数Ｐ１，Ｐ２を出力する。レジスタ１，２の出力デー
タ、即ち入力された非正規化浮動小数点数の仮数部、ま
たは固定小数点数は、左シフタ５，６により、プライオ
リティエンコーダ３，４の出力Ｐ１，Ｐ２に従って左シ
フトされる。
【００３６】この左シフタ５，６によるシフト後の値
（左シフタ５，６の出力）は、前記した乗算時の説明に
もあるように、 Ｎ１×２P1 Ｎ２×２P2 となる。
（左シフタ５，６の出力）は、前記した乗算時の説明に
もあるように、 Ｎ１×２P1 Ｎ２×２P2 となる。
【００３７】この値（左シフタ５，６の出力Ｎ１×
２P1，Ｎ２×２P2）を乗除算回路７の被乗数／被除数側
入力Ａ，乗数／除数側入力Ｂに入力して除算を行わせる
と、乗除算回路７の出力として、 （Ｎ１×２P1）／（Ｎ２×２P2） ＝（Ｎ１／Ｎ２）×２P1-P2 が得られる。
２P1，Ｎ２×２P2）を乗除算回路７の被乗数／被除数側
入力Ａ，乗数／除数側入力Ｂに入力して除算を行わせる
と、乗除算回路７の出力として、 （Ｎ１×２P1）／（Ｎ２×２P2） ＝（Ｎ１／Ｎ２）×２P1-P2 が得られる。
【００３８】さて、加減算器８では、減算器８２により
Ｐ１−Ｐ２の減算が行われ、その値Ｐ１−Ｐ２が加減算
器８（内のセレクタ８３）から出力されることから、そ
の値Ｐ１−Ｐ２が正のときは、その値Ｐ１−Ｐ２の分だ
け乗除算回路７の出力をシフタ９により右シフトし、負
のときは、その値の絶対値｜Ｐ１−Ｐ２｜（＝Ｐ２−Ｐ
１）分だけ乗除算回路７の出力をシフタ９により左シフ
トすれば、結果として Ｎ１／Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の除算、非正規化浮動小数点数の仮数部の除算および
固定小数点数の除算を実現することができる。
Ｐ１−Ｐ２の減算が行われ、その値Ｐ１−Ｐ２が加減算
器８（内のセレクタ８３）から出力されることから、そ
の値Ｐ１−Ｐ２が正のときは、その値Ｐ１−Ｐ２の分だ
け乗除算回路７の出力をシフタ９により右シフトし、負
のときは、その値の絶対値｜Ｐ１−Ｐ２｜（＝Ｐ２−Ｐ
１）分だけ乗除算回路７の出力をシフタ９により左シフ
トすれば、結果として Ｎ１／Ｎ２ が得られる。以上の手順で、正規化浮動小数点数の仮数
部の除算、非正規化浮動小数点数の仮数部の除算および
固定小数点数の除算を実現することができる。
【００３９】なお、前記実施例では、ＩＥＥＥ浮動小数
点形式の正規化データの乗除算装置に少量のハードウェ
アを付加したものとして説明したが、本発明は、他の浮
動小数点形式の正規化データの乗除算装置にも同様に適
用できるものである。
点形式の正規化データの乗除算装置に少量のハードウェ
アを付加したものとして説明したが、本発明は、他の浮
動小数点形式の正規化データの乗除算装置にも同様に適
用できるものである。
【００４０】
【発明の効果】以上詳述したようにこの発明によれば、
被乗数／被除数，乗数／除数として入力された固定小数
点数（または非正規化浮動小数点数の仮数部）の最上位
側に連続しているゼロの数をゼロ検出回路（第１，第２
ゼロ検出回路）により検出し、その数だけ入力固定小数
点数（または入力非正規化浮動小数点数の仮数部）を左
シフト回路（第１，第２左シフト回路）により左シフト
して正規化浮動小数点数の仮数部乗除算用の乗除算回路
に供給することで、正規化浮動小数点数用の乗除算回路
でありながら、固定小数点数（または非正規化浮動小数
点数の仮数部）の乗算または除算を正規化浮動小数点数
の仮数部の乗算または除算であるかのように実行するこ
とができ、しかも乗除算回路の出力を、加減算器にて算
出した被乗数側と乗数側の左シフト量の和（乗算の場
合）、または被除数側と除数側の左シフト量の差（除算
の場合）の分だけ、その値の正負に応じて右または左シ
フトすることにより、固定小数点数（または非正規化浮
動小数点数の仮数部）についての正しい乗算または除算
結果を得ることができる。
被乗数／被除数，乗数／除数として入力された固定小数
点数（または非正規化浮動小数点数の仮数部）の最上位
側に連続しているゼロの数をゼロ検出回路（第１，第２
ゼロ検出回路）により検出し、その数だけ入力固定小数
点数（または入力非正規化浮動小数点数の仮数部）を左
シフト回路（第１，第２左シフト回路）により左シフト
して正規化浮動小数点数の仮数部乗除算用の乗除算回路
に供給することで、正規化浮動小数点数用の乗除算回路
でありながら、固定小数点数（または非正規化浮動小数
点数の仮数部）の乗算または除算を正規化浮動小数点数
の仮数部の乗算または除算であるかのように実行するこ
とができ、しかも乗除算回路の出力を、加減算器にて算
出した被乗数側と乗数側の左シフト量の和（乗算の場
合）、または被除数側と除数側の左シフト量の差（除算
の場合）の分だけ、その値の正負に応じて右または左シ
フトすることにより、固定小数点数（または非正規化浮
動小数点数の仮数部）についての正しい乗算または除算
結果を得ることができる。
【００４１】即ち、この発明によれば、正規化浮動小数
点数の乗除算装置を基本とする構成に、ゼロ検出回路、
シフト回路および加減算器といった少量のハードウェア
を付加するだけで、正規化浮動小数点乗除算速度の低下
を招くことなく、固定小数点数の乗除算、更には非正規
化浮動小数点数の乗除算を行うことができる。
点数の乗除算装置を基本とする構成に、ゼロ検出回路、
シフト回路および加減算器といった少量のハードウェア
を付加するだけで、正規化浮動小数点乗除算速度の低下
を招くことなく、固定小数点数の乗除算、更には非正規
化浮動小数点数の乗除算を行うことができる。
【図１】この発明の一実施例に係る浮動小数点乗除算装
置の構成を示すブロック図。
置の構成を示すブロック図。
１，２…レジスタ、３，４…プライオリティエンコーダ
（ゼロ検出回路）、５，６…左シフタ（左シフト回
路）、７…乗除算回路、８…加減算器、９…シフタ（シ
フト回路）、８１…加算器、８２…減算器、８３…セレ
クタ。
（ゼロ検出回路）、５，６…左シフタ（左シフト回
路）、７…乗除算回路、８…加減算器、９…シフタ（シ
フト回路）、８１…加算器、８２…減算器、８３…セレ
クタ。
Claims (2)
- 【請求項１】 正規化された浮動小数点数の仮数部の乗
除算を行うための乗除算回路を有する浮動小数点乗除算
装置において、 被乗数または被除数となる、正規化浮動小数点数の仮数
部または固定小数点数の上位に連続しているゼロの数を
検出する第１のゼロ検出回路と、 乗数または除数となる、正規化浮動小数点数の仮数部ま
たは固定小数点数の上位に連続しているゼロの数を検出
する第２のゼロ検出回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
け上記被乗数または被除数を左シフトして上記乗除算回
路に供給する第１の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
け上記乗数または除数を左シフトして上記乗除算回路に
供給する第２の左シフト回路と、 乗算時には上記第１および第２のゼロ検出回路で検出さ
れたゼロの数を加算し、除算時には上記第１および第２
のゼロ検出回路で検出されたゼロの数を減算する加減算
器と、 乗算時には、上記第１および第２の左シフト回路による
左シフト後の上記被乗数および乗数を対象とする上記乗
除算回路の乗算結果を上記加減算器の加算結果の示す数
だけ右シフトし、除算時には、上記第１および第２の左
シフト回路による左シフト後の上記被除数および除数を
対象とする上記乗除算回路の除算結果を上記加減算器の
減算結果の示す数だけその減算結果の正負に応じて右ま
たは左シフトするシフト回路と、 を具備し、正規化浮動小数点数の乗除算に加え、固定小
数点数の乗除算も可能としたことを特徴とする浮動小数
点乗除算装置。 - 【請求項２】 正規化された浮動小数点数の仮数部の乗
除算を行うための乗除算回路を有する浮動小数点乗除算
装置において、 被乗数または被除数となる、正規化浮動小数点数の仮数
部、非正規化浮動小数点数の仮数部、または固定小数点
数の上位に連続しているゼロの数を検出する第１のゼロ
検出回路と、 乗数または除数となる、正規化浮動小数点数の仮数部、
非正規化浮動小数点数の仮数部、または固定小数点数の
上位に連続しているゼロの数を検出する第２のゼロ検出
回路と、 上記第１のぜロ検出回路によって検出されたゼロの数だ
け上記被乗数または被除数を左シフトして上記乗除算回
路に供給する第１の左シフト回路と、 上記第２のぜロ検出回路によって検出されたゼロの数だ
け上記乗数または除数を左シフトして上記乗除算回路に
供給する第２の左シフト回路と、 乗算時には上記第１および第２のゼロ検出回路で検出さ
れたゼロの数を加算し、除算時には上記第１および第２
のゼロ検出回路で検出されたゼロの数を減算する加減算
器と、 乗算時には、上記第１および第２の左シフト回路による
左シフト後の上記被乗数および乗数を対象とする上記乗
除算回路の乗算結果を上記加減算器の加算結果の示す数
だけ右シフトし、除算時には、上記第１および第２の左
シフト回路による左シフト後の上記被除数および除数を
対象とする上記乗除算回路の除算結果を上記加減算器の
減算結果の示す数だけその減算結果の正負に応じて右ま
たは左シフトするシフト回路と、 を具備し、正規化浮動小数点数の乗除算に加え、非正規
化浮動小数点数の乗除算および固定小数点数の乗除算も
可能としたことを特徴とする浮動小数点乗除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19414791A JPH0540606A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19414791A JPH0540606A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540606A true JPH0540606A (ja) | 1993-02-19 |
Family
ID=16319698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19414791A Pending JPH0540606A (ja) | 1991-08-02 | 1991-08-02 | 浮動小数点乗除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847378B2 (en) * | 2002-03-07 | 2005-01-25 | Sun Microsystems, Inc. | System and method for performing scale and bias operations by preclamping input image data |
-
1991
- 1991-08-02 JP JP19414791A patent/JPH0540606A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847378B2 (en) * | 2002-03-07 | 2005-01-25 | Sun Microsystems, Inc. | System and method for performing scale and bias operations by preclamping input image data |
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