JPH0540689A

JPH0540689A - バツフアメモリ制御方式

Info

Publication number: JPH0540689A
Application number: JP3196257A
Authority: JP
Inventors: Motoyoshi Hirose; 元義廣瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-06
Filing date: 1991-08-06
Publication date: 1993-02-19

Abstract

(57)【要約】【目的】本発明は、複数個のプロセサ(CPU) に、スワ
ップ方式で制御されるバッファメモリ(LBS) を備えてい
る情報処理装置におけるバッファメモリ制御方式に関
し、あるプロセサ(CPU) が、ロックワードを含む領域を
アクセスしたときにデータ転送が頻繁に生じる問題を解
消する。【構成】コンペア＆スワップ(CS)命令でロックワード
を含む排他領域の排他読み出しを行うとき、該当のブロ
ックが自己のバッファメモリ(LBS) に存在しないとき、
他のプロセサ(CPU) の該排他領域の保持状態を排他状態
(E=1) から共有状態(E=0) に変更して、自己のバッファ
メモリ(LBS) に共有状態で登録し、該他のプロセサ(CP
U) のバッファメモリ(LBS) に存在する上記ロックワー
ドを含む領域が書き替えられたとき、該領域を排他領域
に更新して、該 CS 命令による次の排他読み出しのとき
にデータ転送を生じさせるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のプロセサ(CP
U) に、スワップ方式で制御されるバッファメモリ(LBS)
を備えている情報処理装置におけるバッファメモリの
制御方式に関する。

【０００２】従来から、メモリアクセスを高速に行い、
処理能力を向上させる為に、プロセサ(CPU) にスワップ
方式のバッファメモリ(LBS) を備え、且つ、複数個のプ
ロセサ(CPU) を持つ情報処理装置(マルチプロセサシス
テム) が知られている。

【０００３】このようなシステムにおいて、あるプロセ
サ(CPU) が獲得した領域を排他状態にして、他のプロセ
サ(CPU) に使用させない手段として、例えば、読み出し
→比較→書き込みを一連の動作として行い、該命令が終
了するまでの間、他のプロセサ(CPU) による該領域の更
新を許可しない命令、即ち、コンペア＆スワップ命令(C
S 命令) がある。

【０００４】該あるプロセサ(CPU) が獲得している排他
領域を、他のプロセサ(CPU) が使用する目的で、該領域
を、上記 CS 命令を使用してアクセスしたとき、該領域
が自己のプロセサ(CPU) のバッファメモリ(LBS) に存在
しないと、該他のバッファメモリ(LBS) から該当のブロ
ックを自己のバッファメモリ(LBS) に転送し、該他のバ
ッファメモリ(LBS) を無効化して、自己のバッファメモ
リ(LBS) を排他状態にして参照することになる。

【０００５】従って、複数個のプロセサ(CPU) が、該 C
S 命令を使用する毎に、該排他領域を含むブロックのデ
ータ転送が生じ、当該情報処理装置の性能を阻害する要
因ともなっていた。

【０００６】このようなことから、該複数のプロセサ(C
PU) が、該CS 命令を使用しても、必要最小限のデータ
転送で済ませることができるバッファメモリ制御方式が
必要とされる。

【０００７】

【従来の技術】図３〜図６は、従来のバッファメモリ制
御方式を説明する図であり、図３は情報処理装置の概念
図を示し、図４はバッファメモリ(LBS) の概念図を示
し、図５，図６は、バッファメモリをアクセスするとき
の動作フローの例を示している。

【０００８】図３に示したように、本発明の関連する情
報処理装置は、複数個のプロセサ(CPU) 1 からなり、そ
れぞれが、図４に示したバッファメモリ(LBS) 10を備え
ており、メモリアクセスの際には、自己のバッファメモ
リ(LBS) 10のタグメモリ(TAG) 11を検索し、該バッファ
メモリ(LBS) 10に、所望のデータを含むブロックが存在
しないとき、主記憶制御装置(MCU) 2 にリード／ライト
要求を送出して、他のプロセサ(CPU) 1 のバッファメモ
リ(LBS) 10, 又は、主記憶装置(MSU) 3 に存在するブロ
ックをムーブインして自己のバッファメモリ(LBS) 10に
登録する。

【０００９】図４は、該バッファメモリ(LBS) 10と、タ
グメモリ(TAG) 11の構成例を示している。本図におい
て、Ｖはブロックの有効ビットを示し、該ブロックが有
効であるとき、V=1 で、上位アドレス部で示される主記
憶装置(MSU) 3 の部分に対応するデータが存在すること
を示し、V=0 のときは、未使用の状態であることを示し
ている。

【００１０】又、本図において、Ｅは該当のブロックの
排他／共有の状態を示すフラグであり、E=0 のとき、共
有状態を示し、E=1 のときは、排他状態であることを示
している。

【００１１】このように構成されたバッファメモリ(LB
S) 10をアクセスするときの動作フローの例を示したも
のが、図５，図６である。スワップ方式のバッファメモ
リ装置では、読出しは全プロセサ(CPU0 〜CPUn)1 が保
持可能｛即ち、複数のプロセサ(CPU) 1 が最新データを
保持できる｝で、読出し可能／書込み不可な“共有”状
態で、バッファメモリ（以下、ＬＢＳという）10内のブ
ロックを保持し、書込みの場合には、要求したプロセサ
(CPU) 1 のみ保持して、読出し／書込み可能な“排他”
状態で該ブロックを保持する。

【００１２】又、複数のプロセサ(CPU0 〜CPUn) 1 間の
排他制御のために、前述のように、読出し−比較−書込
みを一連の動作として行い、命令が終了するまでの間に
他プロセサの更新を許可しない命令（ＣＳ：Compare an
d Swap命令など）が提供されており、排他領域（ロック
ワード）の参照更新を行う。

【００１３】従来のスワップ方式のバッファメモリ装置
では、このようなＣＳ命令の場合には、最初の読出し時
にも、書込みを前提として動作することにより排他制御
を実現できる。

【００１４】即ち、図５の動作フローにおいて、排他読
出しのときを見ると、自 LBS 10 に排他状態で存在して
いるときは、該自己の LBS 10 を読出すが、自 LBS 10
に存在しないとき、従来方式では、他のプロセサ(CPU)
1 の LBS 10 に存在するとき、他の LBS 10 からムーブ
アウト (転送) し、該ムーブアウトした他の LBS 10の
該当ブロックを無効(BI)化して、自己の LBSを排他状態
にしていた。｛処理ステップ 100〜102 参照｝そして、該他のプロセサ(CPU) 1 の LBS 10 にも存在し
ないときには、主記憶装置(MSU) 3 から“排他”で読み
出し登録していた。｛処理ステップ 100〜103参照｝具体例で説明すると、あるプロセサ(CPU0) 1a が、該排
他領域を獲得している状態において、他のプロセサ(CPU
1) 1b が、該ロックワードを含む排他領域に対して、前
述のＣＳ命令を実行すると、上記の排他読出しが実行さ
れ、該排他領域が自己の LBS 10 に存在しないので、処
理ステップ 101,102に移って、プロセサ(CPU0) 1a の L
BS 10 から該当のブロックをムーブアウト (転送) し、
該プロセサ(CPU0) 1a の LBS 10 を無効(BI)化して、自
己の LBS 10 を排他状態とする。

【００１５】ここで、該プロセサ(CPU0) 1a が、該ロッ
クを解除しようとして、該当のブロックをアクセスする
と、該当のブロックは、上記のようにして、既に、プロ
セサ(CPU1) 1の LBS 10 に移っているので、上記と同じ
動作となり、再度、ムーブアウト (転送) が行われる。

【００１６】

【発明が解決しようとする課題】このような排他制御で
は、プロセサ (以下、ＣＰＵという) 台数が多くなり、
上記排他領域へのＣＰＵのアクセスのぶつかりが増加し
た場合、ロックワードの待合せ（ロックワードの獲得の
待ち）のために排他領域を定期的にアクセスすると、実
際に排他領域を使用中であるＣＰＵのＬＢＳから、待合
せているＣＰＵのＬＢＳへのデータ転送（上記ムーブア
ウト）が頻繁に生じるため、情報処理装置の性能上問題
となる。

【００１７】本発明は上記従来の欠点に鑑み、ＣＳ命令
でロックワードの待ち合わせを行う場合、ロックワード
が開放される迄のＣＰＵ間のデータ転送を削減すること
ができるバッファメモリ制御方式を提供することを目的
とするものである。

【００１８】

【課題を解決するための手段】図１, 図２は本発明の一
実施例を流れ図で示した図である。上記の問題点は下記
の如くに構成したバッファメモリ制御方式によって解決
される。複数個のプロセサ(CPU) 1a,1b,〜に、スワップ
方式で制御されるバッファメモリ(LBS) 10を備えている
情報処理装置において，バッファメモリ(LBS) 10内のブ
ロックを書替えられたブロックであること, 或いは、書
替えを行う為に読出したブロックであることを示す“排
他”(E=1) 状態と，読出しのみを行う為に読み出したブ
ロックであることを示す“共有”(E=0)状態との２状態
を基本として制御するバッファメモリ装置であって、あ
るプロセサ(CPU) 1aのバッファメモリ(LBS) 10内のある
ブロックが該プロセサ(CPU) 1aにより書き替えられてい
る場合に、該プロセサ(CPU) 1a以外のプロセサ(CPU) 1b
が該ブロックの内容がある値 (全"0")である場合にのみ
書き替える為に、該ブロックの読出しを行った時、該プ
ロセサ(CPU) 1aのバッファメモリ(LBS) 10の該ブロック
が排他状態であった場合には、該ブロックを排他状態(E
=1) から共有状態(E=0) に変更するとともに、該排他的
読出しを要求したプロセサ(CPU) 1bに対しては排他処理
が失敗したことを示す信号を読出しデータとともに伝達
して、該要求プロセサ(CPU) 1b内のバッファメモリ(LB
S) 10にも共有状態で登録｛処理ステップ 100,101,104,
106｝し、該要求プロセサ(CPU)1b内のバッファメモリ(L
BS) 10に共有状態で保持されていた場合には、そのまま
読出し｛処理ステップ 100,107,108｝て、該プロセサ(C
PU) 1aのバッファメモリ(LBS) 10の該ブロックに書込み
が生じた場合にのみ、該プロセサ(CPU) 1aのブロックを
排他状態(E=1) にする｛処理ステップ 110,111,112,11
3｝ように構成する。

【００１９】

【作用】即ち、本発明では、ＣＳ命令での読出しでは排
他読出しを行うが、他のＣＰＵのＬＢＳに共有状態で保
持されていた場合には、状態変更を行わず、そのまま自
ＬＢＳにデータを転送し、自ＬＢＳに共有状態で保持さ
れていた場合にも、そのまま読出しを行う。

【００２０】又、他ＣＰＵのＬＢＳに排他状態で保持さ
れていた場合には、他ＣＰＵの保持状態を排他(E=1) か
ら共有(E=0) に変更し、自ＬＢＳに共有状態で登録を行
うように構成する。

【００２１】従って、ＣＳ命令でロックワードの待合せ
を行う場合、最初、該ロックワードを参照するときの
み、自己のＬＢＳへのムーブアウトによるデータ転送を
生じるが、該ロックワードを含むブロックは共有状態(E
=0) に変更されて、該当のＬＢＳに残っているので、次
の待ち合わせの為のアクセスでは、自己のＬＢＳを参照
するだけで事足り、該ロックワードを含むブロックのデ
ータ転送を行うことはない。

【００２２】そして、該当のＬＢＳに属するＣＰＵが、
該ロックワードを解除する為に、該ロックワードを含む
領域が書替えられた場合にのみ、該ＣＰＵが自己のＬＢ
Ｓを排他にして書き込むので、以後において、他のＣＰ
Ｕから待ち合わせの為のアクセスがあると、そのときの
み、データ転送が生じるのみであり、ロックが解放され
るまでのＣＰＵ間のデータ転送を削減することができる
効果がある。

【００２３】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１, 図２が本発明の一実施例を流れ図で示
した図である。

【００２４】本発明においては、複数個のプロセサ(CP
U) 1 に、スワップ方式で制御されるバッファメモリ(LB
S) 10を備えている情報処理装置において、 CS 命令で
ロックワードを含む排他領域の排他読み出しを行うと
き、該当のブロックが自己のバッファメモリ(LBS) 10に
存在しないとき、該ブロックの存在する他のプロセサ(C
PU) 1 のバッファメモリ(LBS) 10の保持状態を排他状態
(E=1) から共有状態(E=0)に変更して、自己のバッファ
メモリ(LBS)10に共有状態で登録し、該他のプロセサ(CP
U) 1 のバッファメモリ(LBS) 10に存在する上記ロック
ワードを含む領域が書き替えられたとき、該共有状態の
領域を排他領域に更新して、該 CS 命令による次の排他
読み出しのときにデータ転送を生じさせる手段が、本発
明を実施させるのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。

【００２５】以下、図３, 図４を参照しながら、図１，
図２の流れ図によって、本発明のバッファメモリ制御方
式を説明する。前述の図３は情報処理装置の概念図を示
しており、図４はＬＢＳの概念図を示している。上記図
３で示した情報処理装置において、各プロセサ(CPU0,CP
U1, 〜) 1 が、以下の命令列を実行している場合を例に
する。

【００２６】 XR R0,R0 : ロックワ
ードがアンロック状態の時の値 LA R1,X'FFFFFFFF' : ロックワードをロック
状態にするための値 LOOP:CS R0,R1,LOCK : ロック獲得処理 BNZ LOOP : ロックが獲得できなか
った場合の再処理 L R2,LOCK+4 : ロックを獲得して行う
処理 A R2,LOCK+4 : ロックを獲得して行う
処理 ST R0,LOCK : ロック解放処理 B *** : ここで、プロセサ(CPU1) 1a がロックを獲得して処理を
行い、プロセサ(CPU2)1b がロックの待合せを行う場合
について説明する。但し、各命令は基本的には１サイク
ルで処理が終了し、ＭＳＵのアクセスタイムは、例え
ば、２０サイクル，他ＣＰＵのＬＢＳのアクセスタイム
は、例えば、１０サイクル，他ＣＰＵのＬＢＳの無効化
あるいは状態変更は、例えば、５サイクルかかるとす
る。

【００２７】プロセサ(CPU1) 1a が先行してロックを獲
得(上記命令, , の実行) していて、プロセサ(CP
U2) 1b も続いてロックを獲得しようとして、上記ＣＳ
命令を実行 (上記命令, , の実行) して排他読出
しを行うが、既に、プロセサ(CPU1) 1a のＬＢＳ 10 に
排他状態(E=1) で存在するので、本発明の場合には、プ
ロセサ(CPU1) 1a のＬＢＳ 10 の該ブロックを共有状態
(E=0) として、該プロセサ(CPU1) 1a の該ブロックのデ
ータをプロセサ(CPU2) 1b のＬＢＳ 10 に転送して共有
状態(E=0) で登録する。｛図１の処理ステップ 100,10
1,104,106参照｝ロックはすでにプロセサ(CPU1) 1a に
取られており、ＣＳ命令はコンディションコード (ＣＣ
＝１: ロック獲得失敗) となり、上記の命令列で、ラベ
ル「LOOP」に戻り再度ＣＳ命令の実行にかかる。

【００２８】プロセサ(CPU1) 1a は、後続命令で自Ｌ
ＢＳ 10 を読出した後、命令で書替えようとするが、
該ブロックが共有状態(E=0) ｛即ち、書き込み付加｝で
あるため、プロセサ(CPU2) 1b のＬＢＳ 10 の該ブロッ
クを無効化し、自ＬＢＳ 10の該書き込みブロックを排
他状態にしてから書込みを行う。｛図１の処理ステップ
110,111,112,113参照｝プロセサ(CPU2)1b は、２回め
のＣＳ命令実行時には、自ＬＢＳ 10 の該ブロックが無
効化されているので、プロセサ(CPU1) 1a のＬＢＳ 10
から前述と同様に読出す。即ち、該プロセサ(CPU1) 1a
のＬＢＳ 10 からムーブアウトによりデータ転送が行わ
れる。

【００２９】然し、ロックは解放されていないので、再
度ＣＳ命令は、上記コンディションコード (ＣＣ＝
１: ロック獲得失敗) で終了する。最後に、プロセサ(C
PU1) 1a はロック解放のために、ロックワードを書替え
ようとするが、又、該ブロックが共有状態であるので、
プロセサ(CPU2) 1b の該ブロックを無効化し、自ＬＢＳ
の該ブロックを排他状態にしてロック解放のための書込
みを行う。

【００３０】プロセサ(CPU2) 1b は再再度ＣＳ命令に
よってロックワードを読出す（この結果、データ転送が
生じる）と、今度はロックが獲得できて、ＣＳ命令がコ
ンディションコード正常 (ＣＣ＝０: ロック獲得) で終
了する。

【００３１】このように、本発明によればロックを獲得
したプロセサ(CPU1) 1a がロックを解除する迄の間、プ
ロセサ(CPU2) 1b からのロック獲得の為のＣＳ命令の実
行に際して、プロセサ(CPU2) 1a のＬＢＳ 10 からプロ
セサ(CPU1) 1b のＬＢＳ10にデータ転送が生じることが
無くなり、ロックを獲得しているプロセサ(CPU1) 1a の
実行時間が短縮させることができる。

【００３２】このプロセサ(CPU1) 1a の実行時間の短縮
効果は、ロックを待合せているＣＰＵの台数が増加する
と、この差は指数関数的に増加する。このように、本発
明によるバッファメモリ制御方式は、複数個のプロセサ
(CPU) 1 に、スワップ方式で制御されるバッファメモリ
(LBS) 10を備えている情報処理装置において、 CS 命令
でロックワードを含む排他領域の排他読み出しを行うと
き、該当のブロックが自己のバッファメモリ(LBS) 10に
存在しないとき、該排他ブロックの存在する他のプロセ
サ(CPU) 1 のバッファメモリ(LBS) 10の保持状態を排他
状態(E=1) から共有状態(E=0) に変更して、自己のバッ
ファメモリ(LBS) 10に共有状態で登録し、該他のプロセ
サ(CPU) 10のバッファメモリ(LBS) 10に存在する上記ロ
ックワードを含む領域が書き替えられたとき、該領域を
排他領域に更新して、該 CS 命令による次の排他読み出
しのときにデータ転送を生じさせるようにした所に特徴
がある。

【００３３】

【発明の効果】以上、詳細に説明したように、本発明の
バッファメモリ制御方式は、複数個のプロセサ(CPU)
に、スワップ方式で制御されるバッファメモリ(LBS) を
備えている情報処理装置において、 CS 命令でロックワ
ードを含む排他領域の排他読み出しを行うとき、該当の
ブロックが自己のバッファメモリ(LBS) に存在しないと
き、他のプロセサ(CPU) の保持状態を排他状態(E=1) か
ら共有状態(E=0) に変更して、自己のバッファメモリ(L
BS) に共有状態で登録し、該他のプロセサ(CPU) のバッ
ファメモリ(LBS) に存在する上記ロックワードを含む領
域が書き替えられたとき、該共有状態の領域を排他状態
に更新して、該 CS 命令による次の排他読み出しのとき
にデータ転送を生じさせるようにしたものであるので、
ロックワードの解放を待合せているＣＰＵが存在する場
合に、ロックワードを獲得しているＣＰＵの実行時間を
削減することができ、複数プロセサの処理性能を向上さ
せることができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を流れ図で示した図（その
１）

【図２】本発明の一実施例を流れ図で示した図（その
２）

【図３】従来のバッファメモリ制御方式を説明する図
（その１）

【図４】従来のバッファメモリ制御方式を説明する図
（その２）

【図５】従来のバッファメモリ制御方式を説明する図
（その３）

【図６】従来のバッファメモリ制御方式を説明する図
（その４）

【符号の説明】

1 中央処理装置(CPU0,CPU1, 〜CPUn) 1a 中央処理装置(CPU0), 1b 中央処理
装置(CPU1) 10 バッファメモリ(LBS) 11 タグメモ
リ(TAG) 2 主記憶制御装置(MCU) 3 主記憶装
置(MSU) 100 〜108,110 〜113 処理ステップ V 有効ビット E フラグ
(共有／排他）

Claims

【特許請求の範囲】

【請求項１】複数個のプロセサ(CPU)(1a,1b,〜) に、ス
ワップ方式で制御されるバッファメモリ(LBS)(10) を備
えている情報処理装置において，バッファメモリ(LBS)
(10) 内のブロックを書替えられたブロックであること,
或いは、書替えを行う為に読出したブロックであること
を示す“排他”(E=1) 状態と，読出しのみを行う為に読
み出したブロックであることを示す“共有”(E=0) 状態
との２状態を基本として制御するバッファメモリ装置で
あって、あるプロセサ(CPU)(1a) のバッファメモリ(LBS)(10)内
のあるブロックが該プロセサ(CPU)(1a) により書き替え
られている場合に、該プロセサ(CPU)(1a) 以外のプロセ
サ(CPU)(1b) が該ブロックの内容がある値 (全"0")であ
る場合にのみ書き替える為に、該ブロックの読出しを行
った時、該プロセサ(CPU)(1a) のバッファメモリ(LBS)(10) の該
ブロックが排他状態であった場合には、該ブロックを排
他状態(E=1) から共有状態(E=0) に変更するとともに、
該排他的読出しを要求したプロセサ(CPU)(1b) に対して
は排他処理が失敗したことを示す信号を読出しデータと
ともに伝達して、該要求プロセサ(CPU)(1b) 内のバッフ
ァメモリ(LBS)(10) にも共有状態で登録し、該要求プロ
セサ(CPU)(1b) 内のバッファメモリ(LBS)(10) に共有状
態で保持されていた場合には、そのまま読出して、該プ
ロセサ(CPU)(1a) のバッファメモリ(LBS)(10) の該ブロ
ックに書込みが生じた場合にのみ、該プロセサ(CPU)(1
a)の該ブロックを排他状態(E=1) にすることを特徴とす
るバッファメモリの制御方式。