JPH0540741A - 並列計算機 - Google Patents
並列計算機Info
- Publication number
- JPH0540741A JPH0540741A JP3197999A JP19799991A JPH0540741A JP H0540741 A JPH0540741 A JP H0540741A JP 3197999 A JP3197999 A JP 3197999A JP 19799991 A JP19799991 A JP 19799991A JP H0540741 A JPH0540741 A JP H0540741A
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- JP
- Japan
- Prior art keywords
- memory
- address
- processors
- control
- plural
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- Withdrawn
Links
- 230000015654 memory Effects 0.000 claims abstract description 41
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】この発明は、並列計算機の制御回路を単純に
し、アクセス時間を短縮させることを目的とする。 【構成】アドレス計算可能なプロセッサ２１の出力をそ
れぞれ受ける複数のアドレスレジスタ３１と、アドレス
レジスタ３１の出力の任意の１つを出力できる複数のマ
ルチプレクサ４１と、マルチプレクサ４１の出力を受け
るメモリ５１と、このメモリ５１と複数のプロセッサ２
２と複数のアドレス計算可能なプロセッサ２１との間で
データの授受を行なうデータ結合網６０と、複数のアド
レス計算可能なプロセッサ２１、複数のプロセッサ２
２、アドレスレジスタ３１、マルチプレクサ４１および
メモリ５１に周期的に制御信号を出力する制御メモリ１
０とを有し、制御メモリ１０から直接にメモリへの読み
出し／書き込みの制御を行なうことを特徴とする。
し、アクセス時間を短縮させることを目的とする。 【構成】アドレス計算可能なプロセッサ２１の出力をそ
れぞれ受ける複数のアドレスレジスタ３１と、アドレス
レジスタ３１の出力の任意の１つを出力できる複数のマ
ルチプレクサ４１と、マルチプレクサ４１の出力を受け
るメモリ５１と、このメモリ５１と複数のプロセッサ２
２と複数のアドレス計算可能なプロセッサ２１との間で
データの授受を行なうデータ結合網６０と、複数のアド
レス計算可能なプロセッサ２１、複数のプロセッサ２
２、アドレスレジスタ３１、マルチプレクサ４１および
メモリ５１に周期的に制御信号を出力する制御メモリ１
０とを有し、制御メモリ１０から直接にメモリへの読み
出し／書き込みの制御を行なうことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明はメモリを多重化した並
列計算機に関する。
列計算機に関する。
【０００２】
【従来の技術】従来、並列計算機で複数のプロセッサか
ら共有されるメモリのアクセスを高速化する方法とし
て、メモリをインタリーブする方法がある。また、プロ
セッサとメモリの間を双方向の多段ネットワークで結合
する方法がある。
ら共有されるメモリのアクセスを高速化する方法とし
て、メモリをインタリーブする方法がある。また、プロ
セッサとメモリの間を双方向の多段ネットワークで結合
する方法がある。
【０００３】インタリーブとは、主メモリをｎ個のバン
ク（独立に動作可能な主メモリモジュール）に分割し、
第ｉ番地がｉ ｍｏｄ ｎバンクに属するようにして、
連続番地をアクセスする際に、全バンクが並行動作して
ｎ倍の速度が得られるようにするものである。
ク（独立に動作可能な主メモリモジュール）に分割し、
第ｉ番地がｉ ｍｏｄ ｎバンクに属するようにして、
連続番地をアクセスする際に、全バンクが並行動作して
ｎ倍の速度が得られるようにするものである。
【０００４】
【発明が解決しようとする課題】上記のような従来の方
法は、プロセッサからのアドレスとメモリの読み込み／
書き込みの制御信号の出力をもとに、アクセスが要求さ
れたメモリを決定し、アクセス競合がないことを確認で
きるまで、プロセッサはメモリにアクセスできないの
で、アクセス時間を短縮するのが困難であった。また、
競合が起こった場合の制御等のため制御回路の規模も大
きく、複雑になった。
法は、プロセッサからのアドレスとメモリの読み込み／
書き込みの制御信号の出力をもとに、アクセスが要求さ
れたメモリを決定し、アクセス競合がないことを確認で
きるまで、プロセッサはメモリにアクセスできないの
で、アクセス時間を短縮するのが困難であった。また、
競合が起こった場合の制御等のため制御回路の規模も大
きく、複雑になった。
【０００５】
【課題を解決するための手段】この発明は、このような
課題を解決するために為されたものであって、複数のプ
ロセッサと、複数のアドレス計算可能なプロセッサとを
有する並列計算機において、上記アドレス計算可能なプ
ロセッサの出力をそれぞれ受ける複数のアドレスレジス
タと、上記複数のアドレスレジスタの出力をそれぞれ受
け任意の１つを出力できる複数の選択手段と、上記選択
手段の出力をそれぞれ受けるメモリと、上記メモリと上
記複数のプロセッサと上記複数のアドレス計算可能なプ
ロセッサとの間でデータの授受を行なうデータ結合網
と、上記複数のアドレス計算可能なプロセッサ、複数の
プロセッサ、アドレスレジスタ、選択手段および上記メ
モリに周期的に制御信号を出力する制御メモリとを有す
ることを特徴とする。
課題を解決するために為されたものであって、複数のプ
ロセッサと、複数のアドレス計算可能なプロセッサとを
有する並列計算機において、上記アドレス計算可能なプ
ロセッサの出力をそれぞれ受ける複数のアドレスレジス
タと、上記複数のアドレスレジスタの出力をそれぞれ受
け任意の１つを出力できる複数の選択手段と、上記選択
手段の出力をそれぞれ受けるメモリと、上記メモリと上
記複数のプロセッサと上記複数のアドレス計算可能なプ
ロセッサとの間でデータの授受を行なうデータ結合網
と、上記複数のアドレス計算可能なプロセッサ、複数の
プロセッサ、アドレスレジスタ、選択手段および上記メ
モリに周期的に制御信号を出力する制御メモリとを有す
ることを特徴とする。
【０００６】
【作用】プロセッサで計算したアドレスをアドレスレジ
スタに保持する。各メモリの読出し／書き込みは、制御
メモリの内容に従い、アドレスレジスタに保持されたア
ドレスを入力して行なう。
スタに保持する。各メモリの読出し／書き込みは、制御
メモリの内容に従い、アドレスレジスタに保持されたア
ドレスを入力して行なう。
【０００７】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
説明する。
【０００８】図１はこの発明の一実施例を示す構成図で
ある。同図において、１０は制御メモリ、２１ａ，…，
２１ｐ，２２ａ，…，２２ｑはプロセッサである。プロ
セッサ２１ａ，…，２１ｐはｐ個のアドレス計算可能な
プロセッサであり、計算したアドレスを各々ｐ個のアド
レスレジスタ３１ａ，…，３１ｐが保持する。５１ａ，
…，５１ｒはｒ個のメモリであり、４１ａ，…，４１ｒ
はメモリと同数のｒ個のマルチプレクサであり、６０は
データ結合網である。この計算機の動作について説明す
る。
ある。同図において、１０は制御メモリ、２１ａ，…，
２１ｐ，２２ａ，…，２２ｑはプロセッサである。プロ
セッサ２１ａ，…，２１ｐはｐ個のアドレス計算可能な
プロセッサであり、計算したアドレスを各々ｐ個のアド
レスレジスタ３１ａ，…，３１ｐが保持する。５１ａ，
…，５１ｒはｒ個のメモリであり、４１ａ，…，４１ｒ
はメモリと同数のｒ個のマルチプレクサであり、６０は
データ結合網である。この計算機の動作について説明す
る。
【０００９】プロセッサは、周期的に読み出される制御
メモリ１０の内容により計算を行なう。プロッセッサ２
２ａ，…，２２ｑは単に四則演算を実行するだけである
が、プロッセッサ２１ａ，…，２１ｐは演算結果のデー
タを格納すべきアドレスを、自分で計算する。アドレス
レジスタ３１ａ，…，３１ｐは、周期的に読み出される
制御メモリ１０の内容によりアドレス計算可能なプロセ
ッサの計算結果を保持する。
メモリ１０の内容により計算を行なう。プロッセッサ２
２ａ，…，２２ｑは単に四則演算を実行するだけである
が、プロッセッサ２１ａ，…，２１ｐは演算結果のデー
タを格納すべきアドレスを、自分で計算する。アドレス
レジスタ３１ａ，…，３１ｐは、周期的に読み出される
制御メモリ１０の内容によりアドレス計算可能なプロセ
ッサの計算結果を保持する。
【００１０】マルチプレクサ４１ａ，…，４１ｒは、周
期的に読み出される制御メモリ１０の内容によりアドレ
スレジスタ３１ａ，…，３１ｐの保持結果から１つを選
択する。
期的に読み出される制御メモリ１０の内容によりアドレ
スレジスタ３１ａ，…，３１ｐの保持結果から１つを選
択する。
【００１１】データ結合網６０は、プロセッサとメモリ
が周期的に読み出す制御メモリの内容により、ポート毎
にプロセッサから任意の１つを選んでデータの出力また
は入力を行なう。
が周期的に読み出す制御メモリの内容により、ポート毎
にプロセッサから任意の１つを選んでデータの出力また
は入力を行なう。
【００１２】メモリ５１ａ，…，５１ｒは、マルチプレ
クサ４１ａ，…，４１ｒで選択されたアドレスに対し、
周期的に読み出される制御メモリの内容により読み出し
／書き込みを行なう。
クサ４１ａ，…，４１ｒで選択されたアドレスに対し、
周期的に読み出される制御メモリの内容により読み出し
／書き込みを行なう。
【００１３】データ結合網６０は、周期的に読み出され
る制御メモリ１０の内容により、プロセッサ２１ａ，
…，２１ｐ，２２ａ，…，２２ｑとメモリ５１ａ，…，
５１ｒ間のデータを転送する。
る制御メモリ１０の内容により、プロセッサ２１ａ，
…，２１ｐ，２２ａ，…，２２ｑとメモリ５１ａ，…，
５１ｒ間のデータを転送する。
【００１４】このようにして、複数のメモリ５１ａ，
…，５１ｒへのアクセスに必要なすべての制御がメモリ
から直接行なわれるので、制御装置を単純化することが
でき、アクセス時間の短縮が可能である。
…，５１ｒへのアクセスに必要なすべての制御がメモリ
から直接行なわれるので、制御装置を単純化することが
でき、アクセス時間の短縮が可能である。
【００１５】
【発明の効果】以上詳記したようにこの発明によれば、
制御メモリから直接にメモリへの読み出し／書き込みの
制御信号やマルチプレクサ制御信号が生成されるので、
制御回路も単純で、アクセス時間の短縮も容易である。
制御メモリから直接にメモリへの読み出し／書き込みの
制御信号やマルチプレクサ制御信号が生成されるので、
制御回路も単純で、アクセス時間の短縮も容易である。
【図１】この発明の一実施例に係るメモリを多重化した
並列計算機の構成図。
並列計算機の構成図。
１０…制御メモリ、２１…プロセッサ（アドレス計算可
能）、２２…プロセッサ（アドレス計算不可能）、３１
…レジスタ、４１…マルチプレクサ、５１…メモリ、６
０…データ結合網。
能）、２２…プロセッサ（アドレス計算不可能）、３１
…レジスタ、４１…マルチプレクサ、５１…メモリ、６
０…データ結合網。
Claims (1)
- 【請求項１】 複数のプロセッサと、複数のアドレス計
算可能なプロセッサとを有する並列計算機において、 上記アドレス計算可能なプロセッサの出力をそれぞれ受
ける複数のアドレスレジスタと、 上記複数のアドレスレジスタの出力をそれぞれ受け任意
の１つを出力できる複数の選択手段と、 上記選択手段の出力をそれぞれ受けるメモリと、 上記メモリと上記複数のプロセッサと上記複数のアドレ
ス計算可能なプロセッサとの間でデータの授受を行なう
データ結合網と、 上記複数のアドレス計算可能なプロセッサ、複数のプロ
セッサ、アドレスレジスタ、選択手段および上記メモリ
に周期的に制御信号を出力する制御メモリとを有するこ
とを特徴とする並列計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197999A JPH0540741A (ja) | 1991-08-07 | 1991-08-07 | 並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197999A JPH0540741A (ja) | 1991-08-07 | 1991-08-07 | 並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540741A true JPH0540741A (ja) | 1993-02-19 |
Family
ID=16383832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197999A Withdrawn JPH0540741A (ja) | 1991-08-07 | 1991-08-07 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540741A (ja) |
-
1991
- 1991-08-07 JP JP3197999A patent/JPH0540741A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |