JPH01154272A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH01154272A JPH01154272A JP62312765A JP31276587A JPH01154272A JP H01154272 A JPH01154272 A JP H01154272A JP 62312765 A JP62312765 A JP 62312765A JP 31276587 A JP31276587 A JP 31276587A JP H01154272 A JPH01154272 A JP H01154272A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- shared memory
- register
- mapped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンピュータシステムで複数個のマスタプロセ
ッサ間で大量のデータを通信を行うようなマルチプロセ
ッサ装置に関するものである。
ッサ間で大量のデータを通信を行うようなマルチプロセ
ッサ装置に関するものである。
従来の技術
従来の複数個のマスタプロセッサ間でのデータ通信は、
入出力ポートを介して通信するかシステムのメモリ空間
にメモリをマツピングして共有メモリとしてその上で通
信するかのどちらかであった。
入出力ポートを介して通信するかシステムのメモリ空間
にメモリをマツピングして共有メモリとしてその上で通
信するかのどちらかであった。
以下図面を参照しながら、上述した従来のマルチプロセ
ッサシステムでのデータ通信装置の一例について説明す
る。第４図は従来の入出力ポートを介してデータ通信す
るマルチプロセッサ装置のブロック図を示すものである
。第４図において１１ａ、ｂはＣＰＵ （セントラルプ
ロセッシングユニット）で、１２ａＳｂはローカルメモ
リで、１６ａ、ｂは内部バスで、４１ａ、ｂは入出力ポ
ートで、４２は通信回線である。
ッサシステムでのデータ通信装置の一例について説明す
る。第４図は従来の入出力ポートを介してデータ通信す
るマルチプロセッサ装置のブロック図を示すものである
。第４図において１１ａ、ｂはＣＰＵ （セントラルプ
ロセッシングユニット）で、１２ａＳｂはローカルメモ
リで、１６ａ、ｂは内部バスで、４１ａ、ｂは入出力ポ
ートで、４２は通信回線である。
従来の入出力ポートを介してデータ通信するマルチプロ
セッサ装置は、次のようにしてデータを通信する。まず
、ＣＰＵ１１ａはローカルメモリ１２ａの内容を読込ん
で入出力ポート４１ａに書込む。
セッサ装置は、次のようにしてデータを通信する。まず
、ＣＰＵ１１ａはローカルメモリ１２ａの内容を読込ん
で入出力ポート４１ａに書込む。
データは通信回線４２を通り、他方の入出力ポート４１
ｂはそれを内部に取込む。他方のＣＰ Ｕｌｌ ｂは入
出力ポート４１ｂにデータが到着したことを割込みまた
は入出力ポート４１ｂをポーリングすることで知り、入
出力ポート４１ｂからデータを読込んでローカルメモリ
１２ｂに書込む。以上で−ワードの通信が終了する。
ｂはそれを内部に取込む。他方のＣＰ Ｕｌｌ ｂは入
出力ポート４１ｂにデータが到着したことを割込みまた
は入出力ポート４１ｂをポーリングすることで知り、入
出力ポート４１ｂからデータを読込んでローカルメモリ
１２ｂに書込む。以上で−ワードの通信が終了する。
また、第５図は従来の共有メモリを介してデータ通信す
るマルチプロセッサ装置のブロック図を示すものである
。第５図において１１はＣＰＵで、１２はローカルメモ
リで、１３は共有メモリで、１５は外部バスコントロー
ラで、１６は内部バスで、１７はプロセッサユニットで
、１８は外部システムバスで、５１は共有メモリコント
ローラである。
るマルチプロセッサ装置のブロック図を示すものである
。第５図において１１はＣＰＵで、１２はローカルメモ
リで、１３は共有メモリで、１５は外部バスコントロー
ラで、１６は内部バスで、１７はプロセッサユニットで
、１８は外部システムバスで、５１は共有メモリコント
ローラである。
従来の共有メモリを介してデータ通信するマルチプロセ
ッサ装置は、次のようにしてデータを通信する。
ッサ装置は、次のようにしてデータを通信する。
まず、システムの構成を説明する。ＣＰＵＩＩがらプロ
セッサユニット１７内のメモリマツプを見ると、ローカ
ルメモ盲目２と共有メモリ１３の両方がアクセスできる
ようになっており、一方外部システ。
セッサユニット１７内のメモリマツプを見ると、ローカ
ルメモ盲目２と共有メモリ１３の両方がアクセスできる
ようになっており、一方外部システ。
ムバス１８からプロセッサユニット１７を見ると共有メ
モリ１３がメモリマツピングされているようになってい
る。そのコントロールをするのが、共有メモリコントロ
ーラ５１である。また共有メモリコントローラ５１は、
プロセッサユニット１７が複数個システム只ス１８に接
続された場合、各プロセッサユニット１７内の共有メモ
リ１３が同一アドレスにマツピングされないように相互
に調整をしたり、ＣＰＵ１ｌと外部のプロセッサユニッ
ト１７がシステムバス１８を介して同時に共有メモリ１
３の同じアドレスをアクセスしないように調停をしたり
する。すなわち、プロセッサユニット１７が複数個シス
テムバス１８に接続された場合、一つのプロセソサユニ
ソ目７内のＣＰＵＩＩから見たシステム全体のメモリマ
ツプは第６図のようになる。プロセッサユニット１７の
共有メモ１月３がプロセッサユニットの台数分の領域と
、自分のローカルメモ１月２の領域とになる。
モリ１３がメモリマツピングされているようになってい
る。そのコントロールをするのが、共有メモリコントロ
ーラ５１である。また共有メモリコントローラ５１は、
プロセッサユニット１７が複数個システム只ス１８に接
続された場合、各プロセッサユニット１７内の共有メモ
リ１３が同一アドレスにマツピングされないように相互
に調整をしたり、ＣＰＵ１ｌと外部のプロセッサユニッ
ト１７がシステムバス１８を介して同時に共有メモリ１
３の同じアドレスをアクセスしないように調停をしたり
する。すなわち、プロセッサユニット１７が複数個シス
テムバス１８に接続された場合、一つのプロセソサユニ
ソ目７内のＣＰＵＩＩから見たシステム全体のメモリマ
ツプは第６図のようになる。プロセッサユニット１７の
共有メモ１月３がプロセッサユニットの台数分の領域と
、自分のローカルメモ１月２の領域とになる。
このような構成で、一つのプロセッサユニット１７は、
任意のプロセッサユニット１７内の共有メモ１月３を直
接アクセスすることができる。データ通信は、メモリ間
のデータ・リードライトで簡単に行える。
任意のプロセッサユニット１７内の共有メモ１月３を直
接アクセスすることができる。データ通信は、メモリ間
のデータ・リードライトで簡単に行える。
発明が解決しようとする問題点
上記のポートを介する方法では、マルチプロセッサとス
レーブプロセッサの両方のプロセッサを通信処理にあて
るためのオーバヘッドが問題になる。それを解決するた
めに通信専用のハードウェア作った場合はハードウェア
の規模の拡大が問題である。
レーブプロセッサの両方のプロセッサを通信処理にあて
るためのオーバヘッドが問題になる。それを解決するた
めに通信専用のハードウェア作った場合はハードウェア
の規模の拡大が問題である。
また、共有メモリを介する方法では、大量のデータを通
信する場合はマツピングする共有メモリの容量が増大し
、しかもプロセッサ数が増大するとシステムメモリ空間
に納まりきらなくなる点が問題である。
信する場合はマツピングする共有メモリの容量が増大し
、しかもプロセッサ数が増大するとシステムメモリ空間
に納まりきらなくなる点が問題である。
問題点を解決するための手段
上記問題点を解決するために、本発明の装置では、シス
テムメモリ空間上の固定の領域に、マスタプロセッサが
選択した一つのスレーブプロセッサの持つメモリを共有
メモリとしてマツピングし、マスタプロセッサがリード
ライトできるように機能を追加したアドレスデコーダを
備えている。
テムメモリ空間上の固定の領域に、マスタプロセッサが
選択した一つのスレーブプロセッサの持つメモリを共有
メモリとしてマツピングし、マスタプロセッサがリード
ライトできるように機能を追加したアドレスデコーダを
備えている。
作用
本発明は、マルチプロセッサシステムでマスクとスレー
ブの二つのプロセッサ間のデータ通信を、少量のハード
ウェアを追加しただけで、大量のデータの通信が可能に
なる。
ブの二つのプロセッサ間のデータ通信を、少量のハード
ウェアを追加しただけで、大量のデータの通信が可能に
なる。
実施例
以下本発明の一実施例のマルチプロセッサｕＨによるデ
ータ通信の原理について図面を参照しながら説明する。
ータ通信の原理について図面を参照しながら説明する。
ブロック図を第１図に示す。第１図において、１１はＣ
ＰＵで、１２はローカルメモリで、１３は共有メモリで
、１４はプロセッサセレクタで、１５は外部バスコント
ローラで、１６は内部バスで、１７はプロセッサユニッ
トで、１８は外部システムバスである。
ＰＵで、１２はローカルメモリで、１３は共有メモリで
、１４はプロセッサセレクタで、１５は外部バスコント
ローラで、１６は内部バスで、１７はプロセッサユニッ
トで、１８は外部システムバスである。
以上のように構成されたマルチプロセッサ装置について
、以下第１図を用いてその動作を説明する。ＣＰＵＩＩ
からはローカルメモリ１２と共有メモリ１３がメモリマ
ツピングされ見ることができる。
、以下第１図を用いてその動作を説明する。ＣＰＵＩＩ
からはローカルメモリ１２と共有メモリ１３がメモリマ
ツピングされ見ることができる。
一方、別のプロセッサユニットＩ７がマスタプロセッサ
権を取り、外部システムバス１８を使って共有メモリ１
３をアクセスする場合は、まずプロセソサセレクタ１４
内のプロセッサセレクトレジスタへ、アクセスしようと
する共有メモリ１３があるプロセッサユニット１７の通
し番号を書込まねばならない。
権を取り、外部システムバス１８を使って共有メモリ１
３をアクセスする場合は、まずプロセソサセレクタ１４
内のプロセッサセレクトレジスタへ、アクセスしようと
する共有メモリ１３があるプロセッサユニット１７の通
し番号を書込まねばならない。
そうすることにより、共有メモリ１３はシステムメモリ
マツプ内にマツピングされ、マスクのプロセッサユニッ
ト１７はアクセスができるようになる。
マツプ内にマツピングされ、マスクのプロセッサユニッ
ト１７はアクセスができるようになる。
このときのシステムメモリマツプ、すなわちマスクのプ
ロセッサユニット１７内のＣＰＵＩＩから見たメモリマ
ツプは第３図になる。このようにマツピングされたメモ
リ空間を使い、マスクのプロセッサユニット１７はメモ
リ転送でデータ通信を行う。
ロセッサユニット１７内のＣＰＵＩＩから見たメモリマ
ツプは第３図になる。このようにマツピングされたメモ
リ空間を使い、マスクのプロセッサユニット１７はメモ
リ転送でデータ通信を行う。
次に、プロセッサセレクタ１４の内部について図面を参
照しながら説明する。ブロック図を第２図に示す。第２
図において、２１はデータバスで、２２はプロセッサセ
レクトレジスタで、２３は一致検出器で、２４はプロセ
ッサＩＤレジスタで、２５はアドレスバスで、２６はア
ドレスデコーダで、２７はアドレスマツプレジスタで、
２８はアドレスマツピング制御線で、２９はメモリセレ
クト信号線である。
照しながら説明する。ブロック図を第２図に示す。第２
図において、２１はデータバスで、２２はプロセッサセ
レクトレジスタで、２３は一致検出器で、２４はプロセ
ッサＩＤレジスタで、２５はアドレスバスで、２６はア
ドレスデコーダで、２７はアドレスマツプレジスタで、
２８はアドレスマツピング制御線で、２９はメモリセレ
クト信号線である。
以上のように構成されたマルチプロセッサ装置について
、以下第２図を用いてその動作を説明する。アドレスデ
コーダ２６は内部のＣＰＵＩＩからのアクセス時にはア
ドレスバス２５をデコードし、アドレスマツプレジスタ
２７にあらかじめ設定したローカルメモリ１２、共有メ
モリ１３の空間にマツピングする。一方外部システムパ
ス１８から共有メモリ１３を普通にアクセスにきたとき
はマツピングしないようになっている。外部システムハ
ス１８から共有メモリ１３をアクセスする場合は、プロ
セッサセレクトレジスタ２２にプロセッサユニット１７
の通し番号、プロセッサＩＤを書込む。するとあらかじ
めプロセッサＩＤレジスタ２４に登録されていたｌＤ番
号とが一致検出器２３で比較され、同一であればアドレ
スマツピング制御線２８に信号が出る。アドレスマフピ
ング制御線２８に信号が出ているとアドレスデコーダ２
６は共有メモリ１３をシステムメモリにマツピングされ
るようにメモリセレクト信号線２９に信号を出す。
、以下第２図を用いてその動作を説明する。アドレスデ
コーダ２６は内部のＣＰＵＩＩからのアクセス時にはア
ドレスバス２５をデコードし、アドレスマツプレジスタ
２７にあらかじめ設定したローカルメモリ１２、共有メ
モリ１３の空間にマツピングする。一方外部システムパ
ス１８から共有メモリ１３を普通にアクセスにきたとき
はマツピングしないようになっている。外部システムハ
ス１８から共有メモリ１３をアクセスする場合は、プロ
セッサセレクトレジスタ２２にプロセッサユニット１７
の通し番号、プロセッサＩＤを書込む。するとあらかじ
めプロセッサＩＤレジスタ２４に登録されていたｌＤ番
号とが一致検出器２３で比較され、同一であればアドレ
スマツピング制御線２８に信号が出る。アドレスマフピ
ング制御線２８に信号が出ているとアドレスデコーダ２
６は共有メモリ１３をシステムメモリにマツピングされ
るようにメモリセレクト信号線２９に信号を出す。
このようなプロセッサセレクタト１が各プロセッサユニ
ット１７に存在し、各プロセッサセレクタ１４内のプロ
セッサセレクトレジスタ２２がシステムメモリマツプ上
で同一アドレスにマツピングされていると、第３図のよ
うにプロセッサセレクトレジスタに書込まれたプロセッ
サＩＤに対応するプロセッサユニットの共有メモリ領域
がシステムメモリ空間の固定アドレスにマツピングされ
るようになる。この方法では、共有メモリ１３の容量を
大きくしても、またプロセッサユニット１７の数が増大
し共有メモリ１３の総容量が大きくなってもマツププロ
セッサシステムに大きな変更を加えずに節単に対応でき
る。
ット１７に存在し、各プロセッサセレクタ１４内のプロ
セッサセレクトレジスタ２２がシステムメモリマツプ上
で同一アドレスにマツピングされていると、第３図のよ
うにプロセッサセレクトレジスタに書込まれたプロセッ
サＩＤに対応するプロセッサユニットの共有メモリ領域
がシステムメモリ空間の固定アドレスにマツピングされ
るようになる。この方法では、共有メモリ１３の容量を
大きくしても、またプロセッサユニット１７の数が増大
し共有メモリ１３の総容量が大きくなってもマツププロ
セッサシステムに大きな変更を加えずに節単に対応でき
る。
発明の効果
以上のように本発明は、マスタプロセッサとスレーブプ
ロセッサの両方のプロセッサを通信処理にあてるための
オーバヘッドがなく、少ないハードウェアの規模で、大
量のデータの通信時やプロセッサ数が増大時のシステム
メモリ空間の設計簡略に効果がある。
ロセッサの両方のプロセッサを通信処理にあてるための
オーバヘッドがなく、少ないハードウェアの規模で、大
量のデータの通信時やプロセッサ数が増大時のシステム
メモリ空間の設計簡略に効果がある。
第１図は本発明の全体のブロック図、第２図は第１図中
のプロセッサセレクタの詳細なブロック図、第３図は本
発明のシステムメモリマツプ図、第４図は従来の実現方
法の一例である入出力ボートを使用したときのシステム
のブロック図、第５図は従来の実現方法の一例である共
有メモリを使用したときのシステムのブロック図、第６
図は従来の実現方法の一例である共有メモリを使用した
ときのシステムメモリマツプ図である。 １１・・・・・・ＣＰＵ、１２・・・・・・ローカルメ
モリ、１３・・・・・・共有メモリ、１４・・・・・・
プロセッサセレクタ、１５・・・・・・外部バスコント
ローラ、１６・・・・・・内部ハス、１７・・・・・・
プロセッサユニット、１８・・・・・・外部システムパ
ス、２１・・・・・・データバス、２２・・・・・・プ
ロセッサセレクトレジスタ、２３・・・・・・一致検出
器、２４・・・・・・プロセッサＩＤレジスタ、２５・
・・・・・アドレスバス、２６・・・・・・アドレスデ
コーダ、２７・・・・・・アドレスマツプレジスタ、２
８・・・・・・アドレスマツピング制御線、２９・・・
・・・メモリセレクト信号線、４１ａ、ｂ・・・・・・
入出力ボート、４２・・・・・・通信回線、５１・・・
・・・共有メモリコントローラ。 代理人の氏名 弁理士 中尾敏男 はか１名２１−デー
タバス ｎ−プロで９プセレクトレジヌタ ２３−−−一致検β器 ２４− プロＱ−ｔすＩＤレジスタ ５−アドレスバス ２６− アドレスデコーダ ２９− メモリでレフト信号線 第３図 第６図
のプロセッサセレクタの詳細なブロック図、第３図は本
発明のシステムメモリマツプ図、第４図は従来の実現方
法の一例である入出力ボートを使用したときのシステム
のブロック図、第５図は従来の実現方法の一例である共
有メモリを使用したときのシステムのブロック図、第６
図は従来の実現方法の一例である共有メモリを使用した
ときのシステムメモリマツプ図である。 １１・・・・・・ＣＰＵ、１２・・・・・・ローカルメ
モリ、１３・・・・・・共有メモリ、１４・・・・・・
プロセッサセレクタ、１５・・・・・・外部バスコント
ローラ、１６・・・・・・内部ハス、１７・・・・・・
プロセッサユニット、１８・・・・・・外部システムパ
ス、２１・・・・・・データバス、２２・・・・・・プ
ロセッサセレクトレジスタ、２３・・・・・・一致検出
器、２４・・・・・・プロセッサＩＤレジスタ、２５・
・・・・・アドレスバス、２６・・・・・・アドレスデ
コーダ、２７・・・・・・アドレスマツプレジスタ、２
８・・・・・・アドレスマツピング制御線、２９・・・
・・・メモリセレクト信号線、４１ａ、ｂ・・・・・・
入出力ボート、４２・・・・・・通信回線、５１・・・
・・・共有メモリコントローラ。 代理人の氏名 弁理士 中尾敏男 はか１名２１−デー
タバス ｎ−プロで９プセレクトレジヌタ ２３−−−一致検β器 ２４− プロＱ−ｔすＩＤレジスタ ５−アドレスバス ２６− アドレスデコーダ ２９− メモリでレフト信号線 第３図 第６図
Claims (1)
- 自ら固有のプロセッサ通し番号をあらかじめ記憶してお
くレジスタと、外部マスタプロセッサから指示されるプ
ロセッサ通し番号を記憶するレジスタと、この二つのレ
ジスタ内容を比較して一致を検出する一致検出器と、内
部メモリのアドレスマッピングをその一致検出器と連動
して動作するアドレスデコーダとを各プロセッサごとに
備えるマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312765A JPH01154272A (ja) | 1987-12-10 | 1987-12-10 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312765A JPH01154272A (ja) | 1987-12-10 | 1987-12-10 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154272A true JPH01154272A (ja) | 1989-06-16 |
Family
ID=18033152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312765A Pending JPH01154272A (ja) | 1987-12-10 | 1987-12-10 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058744B2 (en) | 2001-05-18 | 2006-06-06 | Nec Corporation | Cluster system, computer and program |
| JP2008027305A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | データ処理装置 |
-
1987
- 1987-12-10 JP JP62312765A patent/JPH01154272A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058744B2 (en) | 2001-05-18 | 2006-06-06 | Nec Corporation | Cluster system, computer and program |
| JP2008027305A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0523764A2 (en) | Computer system having direct bus attachment between processor and dynamic main memory, and having in-processor DMA control with respect to a plurality of data exchange means also connected to said bus, and central processor for use in such computer system | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| JPH01298457A (ja) | コンピュータシステム | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| EP0391537A2 (en) | Lock converting bus-to-bus interface system | |
| JPH0358163A (ja) | 疎結合型マルチプロセッサシステム | |
| JPH0330175B2 (ja) | ||
| JPH0233649A (ja) | マルチマスタプロセッサ装置 | |
| JP3182000B2 (ja) | 複合情報処理システムにおける拡張記憶装置 | |
| JPS63175964A (ja) | 共有メモリ | |
| JPH0750466B2 (ja) | 並列計算機キャッシュ・メモリ制御方式 | |
| JPS60169966A (ja) | デ−タ処理装置 | |
| JPH01263858A (ja) | マルチプロセッサシステム | |
| JPH03232052A (ja) | 共有データの排他アクセス方式 | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JPS6347856A (ja) | メモリシステム | |
| JPS63158660A (ja) | マルチプロセツサバス制御方式 | |
| JPS6379161A (ja) | 半導体記憶装置 | |
| JPS61237158A (ja) | 共有メモリ装置 | |
| JPH04117697A (ja) | マルチポートメモリ回路 | |
| JPS6022260A (ja) | 情報処理システム | |
| JPS63206855A (ja) | デ−タ転送装置 | |
| JPS63201758A (ja) | プロセツサ回路 | |
| JPS63128464A (ja) | プロセツサ回路 | |
| JPS62226366A (ja) | メモリ共有方式 |