JPH0541391A - Manufacture of thin film transistor - Google Patents
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- JPH0541391A JPH0541391A JP19626091A JP19626091A JPH0541391A JP H0541391 A JPH0541391 A JP H0541391A JP 19626091 A JP19626091 A JP 19626091A JP 19626091 A JP19626091 A JP 19626091A JP H0541391 A JPH0541391 A JP H0541391A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，画素電
極に段差切れの生じない構造の薄膜トランジスタの製造
方法の提供を目的とする。
【構成】 基板１上に順に積層された半導体からなる第
１の薄膜４，６と金属からなる第２の薄膜7a, 7bとをエ
ッチングするに際し，第２の薄膜7a, 7bに接して上面が
底面より広いマスク９を形成し, マスク９をマスクにし
て第２の薄膜7a,7bを等方的にエッチングし，第１の薄
膜４，６を異方的にエッチングすることにより，第１の
薄膜４，６端部と第２の薄膜7a, 7b端部に階段構造を形
成する薄膜トランジスタの製造方法により構成する。ま
た，マスクがイメージリバーサルレジスト膜９，または
レジストステンシルマスクである薄膜トランジスタの製
造方法により構成する。
(57) [Summary] [Object] An object of the present invention is to provide a method of manufacturing a thin film transistor having a structure in which a step difference is not generated in a pixel electrode. [Structure] When the first thin films 4 and 6 made of a semiconductor and the second thin films 7a and 7b made of a metal, which are sequentially stacked on the substrate 1, are etched, the upper surfaces are in contact with the second thin films 7a and 7b. By forming a mask 9 wider than the bottom surface and using the mask 9 as a mask, the second thin films 7a and 7b are isotropically etched, and the first thin films 4 and 6 are anisotropically etched. The thin film transistor is formed by forming a step structure at the ends of the thin films 4 and 6 and the ends of the second thin films 7a and 7b. Further, the thin film transistor is constructed by using the image reversal resist film 9 or the resist stencil mask as a mask.
Description
【０００１】[0001]
【産業上の利用分野】本発明は，アクティブマトリック
ス駆動方式の液晶表示パネル等に使用する薄膜トランジ
スタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor used for an active matrix driving type liquid crystal display panel or the like.
【０００２】近年，薄膜トランジスタ（以下，ＴＦＴと
称する）は液晶表示パネル，エレクトロルミネッセンス
等の駆動素子として，使用されるようになった。このよ
うな液晶表示パネルは，例えば薄型の液晶テレビや情報
端末として使用されている。In recent years, thin film transistors (hereinafter referred to as TFTs) have come to be used as driving elements for liquid crystal display panels, electroluminescence and the like. Such a liquid crystal display panel is used as, for example, a thin liquid crystal television or an information terminal.
【０００３】ＴＦＴマトリックスにおいては，数十万箇
のＴＦＴが大面積にわたって配置され，それらを無欠陥
で作製する必要がある。In a TFT matrix, hundreds of thousands of TFTs are arranged over a large area, and it is necessary to manufacture them without defects.
【０００４】[0004]
【従来の技術】図４(a) 〜(e) はこのようなＴＦＴを製
造する従来例を示す工程順断面図である。以下，これら
の図を参照しながら従来例について説明する。2. Description of the Related Art FIGS. 4 (a) to 4 (e) are sectional views in order of steps showing a conventional example of manufacturing such a TFT. Hereinafter, a conventional example will be described with reference to these drawings.
【０００５】図４(a) 参照 ガラス基板１上にゲート電極となるＴｉ膜２を形成す
る。次いで，全面にプラズマＣＶＤ法によりゲート絶縁
膜としてＳｉＮ膜３，動作半導体膜としてａ−Ｓｉ膜
４，チャネル保護層としてＳｉＯ2 膜５を連続成膜す
る。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成することもあ
る。Referring to FIG. 4 (a), a Ti film 2 serving as a gate electrode is formed on a glass substrate 1. Then, a SiN film as a gate insulating film 3, an a-Si film as an operating semiconductor film 4, and a SiO 2 film 5 as a channel protective layer are continuously formed on the entire surface by plasma CVD. A p-Si film may be formed instead of the a-Si film.
【０００６】図４(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。Referring to FIG. 4B, the SiO 2 film 5 is etched to form SiO 2 on the gate electrode.
Leave the membrane 5. The SiO 2 film 5 becomes a channel protection layer.
【０００７】図４(c) 参照 全面にプラズマＣＶＤ法により，例えば燐（Ｐ）ドープ
のｎ+ 型ａ−Ｓｉ膜６を形成し，その上にＴｉ膜７をス
パッタ法により成膜する。Referring to FIG. 4C, a phosphorus (P) -doped n + -type a-Si film 6 is formed on the entire surface by plasma CVD, and a Ti film 7 is formed thereon by sputtering.
【０００８】全面にポジレジストを塗布し，ソース・ド
レイン電極パターンを形成するためのレジスト膜13を形
成する。そのレジスト膜13に紫外線硬化処理を行う。 図４(d) 参照 レジスト膜13をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続エッチングし，ソース電極7a,ドレイン
電極7bを形成する。A positive resist is applied on the entire surface to form a resist film 13 for forming a source / drain electrode pattern. The resist film 13 is subjected to ultraviolet curing treatment. Refer to FIG. 4 (d). Using the resist film 13 as a mask, a Ti film 7, an n + -type a-Si film 6, and a-
The Si film 4 is continuously etched to form a source electrode 7a and a drain electrode 7b.
【０００９】図４(e) 参照 レジスト膜13を除去した後，スパッタ法により全面にＩ
ＴＯ膜を形成し，それをパタニングしてソース電極7aに
接続する画素電極10を形成する。See FIG. 4 (e). After the resist film 13 has been removed, the entire surface is sputtered by I
A TO film is formed and patterned to form a pixel electrode 10 connected to the source electrode 7a.
【００１０】ところで，Ｔｉ膜７とｎ+ 型ａ−Ｓｉ膜６
とａ−Ｓｉ膜４のエッチング端部では，150nm 程度の段
差が形成され，そこを100nm程度の厚さのＩＴＯ膜で被
覆することになる。その結果，ＩＴＯ膜が段差を完全に
被覆できずに部分的に膜切れを生じ，画素電極に正常な
データ電圧が印加されず，画素欠陥になるといった問題
の生じることがあった。By the way, the Ti film 7 and the n + type a-Si film 6
At the etching end of the a-Si film 4, a step of about 150 nm is formed, and the step is covered with an ITO film having a thickness of about 100 nm. As a result, there is a problem that the ITO film cannot completely cover the step and the film is partially broken, so that a normal data voltage is not applied to the pixel electrode and a pixel defect occurs.
【００１１】[0011]
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，画素電極の形成工程に工夫を加えることにより，
段差部でＩＴＯ膜に膜切れを生じることなく被覆できる
ような方法を提供することを目的とする。In view of the above problems, the present invention provides a device for forming a pixel electrode by
It is an object of the present invention to provide a method capable of covering an ITO film at a step portion without causing film breakage.
【００１２】[0012]
【課題を解決するための手段】図１，図２は第１の実施
例を示す工程順断面図（その１），（その２）であり，
図３は第２の実施例を示す工程順断面図である。FIGS. 1 and 2 are sectional views (No. 1) and (No. 2) in order of steps showing the first embodiment.
3A to 3D are sectional views in order of the processes, showing the second embodiment.
【００１３】上記課題は，基板１上に順に積層された半
導体からなる第１の薄膜４，６と金属からなる第２の薄
膜７とをエッチングするに際し，該第２の薄膜７に接し
て上面が底面より広いマスク９, 12を形成し, マスク
９, 12をマスクにして該第２の薄膜７を等方的にエッチ
ングし，該第１の薄膜４，６を異方的にエッチングする
ことにより，該第１の薄膜４, ６端部と該第２の薄膜７
端部に階段構造を形成する薄膜トランジスタの製造方法
によって解決される。The above problem is that when the first thin films 4 and 6 made of a semiconductor and the second thin film 7 made of a metal, which are sequentially stacked on the substrate 1, are etched, the upper surface is in contact with the second thin film 7. Forming masks 9 and 12 wider than the bottom surface, and using the masks 9 and 12 as a mask to etch the second thin film 7 isotropically and anisotropically etch the first thin films 4 and 6. The edges of the first thin films 4 and 6 and the second thin film 7
This is solved by a method of manufacturing a thin film transistor in which a stepped structure is formed at an end.
【００１４】また，該第２の薄膜７のエッチング及び該
第１の薄膜４, ６のエッチングをドライエッチングで行
う薄膜トランジスタの製造方法によって解決される。ま
た，該マスクがイメージリバーサルレジストマスク９で
ある薄膜トランジスタの製造方法によって解決される。Further, it is solved by a method of manufacturing a thin film transistor in which the etching of the second thin film 7 and the etching of the first thin films 4 and 6 are performed by dry etching. Further, the problem is solved by a method of manufacturing a thin film transistor in which the mask is the image reversal resist mask 9.
【００１５】また，該マスクがレジストステンシルマス
ク12である薄膜トランジスタの製造方法によって解決さ
れる。Further, the problem is solved by a method of manufacturing a thin film transistor in which the mask is a resist stencil mask 12.
【００１６】[0016]
【作用】本発明では，上面が底面より広いマスク９，12
を用いて第１の薄膜４，６を異方的にエッチングし，第
２の薄膜７を等方的にエッチングしている。したがっ
て，第１の薄膜４，６にはマスク上面のパターンが転写
され，第２の薄膜７にはマスク底面のパターンが転写さ
れる。その結果，第１の薄膜４，６の端部と第２の薄膜
７の端部の間にも段差を生じる。即ち，従来例において
形成される段差が，より小さい２つの段差に分けられて
形成されるので，各段差は従来より小さくなり，その上
に，例えば画素電極となる導電体薄膜を形成する時，そ
の導電体薄膜で段差を完全に覆うことが容易になる。In the present invention, the masks 9 and 12 whose top surface is wider than the bottom surface
Is used to anisotropically etch the first thin films 4 and 6 and isotropically etch the second thin film 7. Therefore, the pattern on the upper surface of the mask is transferred to the first thin films 4 and 6, and the pattern on the lower surface of the mask is transferred to the second thin film 7. As a result, a step is also formed between the ends of the first thin films 4 and 6 and the ends of the second thin film 7. That is, since the step formed in the conventional example is formed by being divided into two smaller steps, each step becomes smaller than in the prior art, and when a conductive thin film to be, for example, a pixel electrode is formed thereon, It becomes easy to completely cover the step with the conductive thin film.
【００１７】また，第１の薄膜４，６のエッチングと第
２の薄膜７のエッチングを，ともにドライエッチングで
行うようにすれば，工程が簡単となる。また，このよう
なマスクはイメージリバーサルレジスト９を用いて効果
的に形成することができる。If the etching of the first thin films 4 and 6 and the etching of the second thin film 7 are both performed by dry etching, the process is simplified. Further, such a mask can be effectively formed by using the image reversal resist 9.
【００１８】また，このようなマスクはレジストステン
シルマスク12を用いることにより効果的に形成すること
ができる。Further, such a mask can be effectively formed by using the resist stencil mask 12.
【００１９】[0019]
【実施例】図１(a) 〜(d) は第１の実施例を示す工程順
断面図（その１），及び図２(e),(f)は第１の実施例を
示す工程順断面図（その２）であり，以下，これらの断
面図を参照しながら，本発明の第１の実施例について説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 (a) to 1 (d) are sectional views of the first embodiment in the order of steps (No. 1), and FIGS. 2 (e) and 2 (f) are the steps in the order of the first embodiment. FIG. 3 is a sectional view (No. 2), and a first embodiment of the present invention will be described below with reference to these sectional views.
【００２０】図１(a) 参照 透明絶縁性基板となるガラス基板１上に，スパッタ法に
よりゲート電極となる厚さが例えば５０nmのＴｉ膜２を
形成する。Ｔｉに替えてＴａ，Ｃｒを使用してもよい。Referring to FIG. 1A, a Ti film 2 having a thickness of, for example, 50 nm to be a gate electrode is formed on a glass substrate 1 to be a transparent insulating substrate by a sputtering method. Ta or Cr may be used instead of Ti.
【００２１】次いで，全面にプラズマＣＶＤ法によりゲ
ート絶縁膜として例えば厚さ 200nmのＳｉＮ膜３，動作
半導体膜として例えば厚さ１０nmのａ−Ｓｉ膜４，チャ
ネル保護層として例えば厚さ 150nmのＳｉＯ2 膜５を連
続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成して
もよい。Then, a 200 nm thick SiN film as a gate insulating film 3, a 10 nm thick a-Si film as an operating semiconductor film 4, a channel protective layer as a SiO 2 film having a thickness of 150 nm, for example, is formed on the entire surface by plasma CVD. The film 5 is continuously formed. A p-Si film may be formed instead of the a-Si film.
【００２２】図１(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。See FIG. 1B. The SiO 2 film 5 is etched to form SiO 2 on the gate electrode.
Leave the membrane 5. The SiO 2 film 5 becomes a channel protection layer.
【００２３】図１(c) 参照 全面にプラズマＣＶＤ法により，厚さが例えば４０nmの
燐（Ｐ）ドープｎ+ 型ａ−Ｓｉ膜６を形成し，その上に
厚さが例えば 100nmのＴｉ膜７をスパッタ法により成膜
する。Referring to FIG. 1 (c), a phosphorus (P) -doped n + -type a-Si film 6 having a thickness of 40 nm, for example, is formed on the entire surface by a plasma CVD method, and a Ti film having a thickness of 100 nm, for example, is formed thereon. 7 is formed by a sputtering method.
【００２４】図１(d) 参照 全面にイメージリバーサルレジストを塗布し，９０℃程
度のプリベークを行って溶剤を飛ばし，ソース・ドレイ
ン電極を形成する部分を露出する露光マスク８を使用し
てイメージリバーサルレジストを露光する。次いで， 1
20℃程度のリバーサル（反転）ベークを行った後，基板
全面を露光し現像を行い，イメージリバーサルレジスト
膜９を形成する。イメージリバーサルレジスト膜９は上
面が底面より広い逆テーパー形状になる。See FIG. 1 (d). An image reversal resist is applied to the entire surface, prebaked at about 90 ° C. to remove the solvent, and an image reversal mask 8 is used to expose the portions where the source / drain electrodes are to be formed. Expose the resist. Then 1
After performing a reversal (reverse) bake at about 20 ° C., the entire surface of the substrate is exposed and developed to form an image reversal resist film 9. The image reversal resist film 9 has a reverse taper shape in which the top surface is wider than the bottom surface.
【００２５】図２(e) 参照 イメージリバーサルレジスト膜９をマスクにして，容量
結合型のドライエッチング装置により，Ｔｉ膜７，ｎ+
型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングし, ソ
ース電極7a, ドレイン電極7bを形成する。エッチング条
件は，エッチングガスとしてＣｌ2 ：ＢＣｌ3＝８０：
２０（流量比），放電圧力 0.1Torr, 放電パワー0.4Ｗ
／cm2 とする。See FIG. 2 (e). Using the image reversal resist film 9 as a mask, a Ti film 7, n +
The type a-Si film 6 and a-Si film 4 are continuously etched to form a source electrode 7a and a drain electrode 7b. The etching condition is Cl 2 : BCl 3 = 80:
20 (flow ratio), discharge pressure 0.1Torr, discharge power 0.4W
/ Cm 2
【００２６】この時，Ｔｉ膜７は等方的にエッチングさ
れる傾向が強く，ｎ+ 型ａ−Ｓｉ膜６とａ−Ｓｉ膜４は
異方的にエッチングされる傾向が強いので，Ｔｉ膜７
（ソース7a, ドレイン7b）端部と ｎ+型ａ−Ｓｉ膜
６，ａ−Ｓｉ膜４端部には階段状の構造が出現する。At this time, the Ti film 7 has a strong tendency to be isotropically etched, and the n + type a-Si film 6 and the a-Si film 4 have a strong tendency to be anisotropically etched. 7
A stair-like structure appears at the ends of the (source 7a, drain 7b) and the ends of the n + type a-Si film 6 and a-Si film 4.
【００２７】なお，イメージリバーサルレジスト膜９を
マスクにして，まずＴｉ膜７をフッ酸を用いるウエット
エッチにより選択的にエッチングして除去し，その後，
上記のように容量結合型のドライエッチング装置によ
り，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチン
グし, ソース電極7a, ドレイン電極7bを形成するように
してもよい。Using the image reversal resist film 9 as a mask, the Ti film 7 is first selectively removed by wet etching using hydrofluoric acid, and then,
As described above, the source electrode 7a and the drain electrode 7b may be formed by continuously etching the n + type a-Si film 6 and the a-Si film 4 by the capacitive coupling type dry etching apparatus.
【００２８】図２(f) 参照 イメージリバーサルレジスト膜９を除去した後，スパッ
タ法により全面に厚さが例えば 100nmのＩＴＯ膜を形成
し，それをパタニングしてソース7aに接続する画素電極
10を形成する。See FIG. 2 (f). After removing the image reversal resist film 9, an ITO film having a thickness of, for example, 100 nm is formed on the entire surface by a sputtering method, and the ITO film is patterned and connected to the source 7a.
Form 10.
【００２９】ＩＴＯ膜10は段差部で膜切れを生じること
がなく，ソース7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ
膜４端部を完全に被覆することができた。次に第２の実
施例について説明する。The ITO film 10 does not cause film breakage at the step, and the source 7a end and the n + type a-Si film 6 and a-Si
The edges of the membrane 4 could be completely covered. Next, a second embodiment will be described.
【００３０】図３(a) 〜(c) は第２の実施例を示す工程
順断面図であり，以下，これらの断面図を参照しながら
説明する。 図３(a) 参照 この図は前述の第１の実施例の図１(d) のイメージリバ
ーサルレジスト膜９の替わりにレジストステンシルマス
ク12を形成した例である。FIGS. 3A to 3C are sectional views in order of steps showing the second embodiment, which will be described below with reference to these sectional views. See FIG. 3 (a). This figure shows an example in which a resist stencil mask 12 is formed in place of the image reversal resist film 9 of FIG. 1 (d) of the first embodiment.
【００３１】レジストステンシルマスク12の形成は次の
ようにする。まず，ポジレジストを塗布し，９０℃程度
のプリベークを行って溶剤を飛ばした後，露光マスク11
を用いてソース・ドレイン電極を形成する領域以外の部
分を露光する。次いで，２０〜３５℃のクロロベンゼ
ン，トルエン等の溶剤中にポジレジストを浸してその表
面を硬化させた後，オーバー現像を行う。The resist stencil mask 12 is formed as follows. First, a positive resist is applied, prebaked at about 90 ° C. to remove the solvent, and then the exposure mask 11
Is used to expose a portion other than the region where the source / drain electrodes are formed. Then, the positive resist is immersed in a solvent such as chlorobenzene or toluene at 20 to 35 ° C. to harden the surface thereof, and then overdevelopment is performed.
【００３２】このようにして，上面がひさし状に突き出
て上面が底面より広い形状のレジストステンシルマスク
12が形成される。 図３(b) 参照 レジストステンシルマスク12をマスクにして，容量結合
型のドライエッチング装置により，Ｔｉ膜７，ｎ+ 型ａ
−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングしてソース
電極7a, ドレイン電極7bを形成する。エッチング条件
は，第１の実施例と同じくする。In this way, a resist stencil mask whose upper surface projects like eaves and whose upper surface is wider than its bottom surface
12 are formed. See FIG. 3 (b). Using the resist stencil mask 12 as a mask, a Ti film 7, n + type a
The -Si film 6 and the a-Si film 4 are continuously etched to form a source electrode 7a and a drain electrode 7b. The etching conditions are the same as in the first embodiment.
【００３３】Ｔｉ膜７（ソース7a, ドレイン7b）端部と
ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部に階段状の構造
が出現する。 図３(c) 参照 レジストステンシルマスク12を除去した後，スパッタ法
により全面に厚さが例えば 100nmのＩＴＯ膜を形成し，
それをパタニングしてソース7aに接続する画素電極10を
形成する。A step-like structure appears at the ends of the Ti film 7 (source 7a, drain 7b) and the ends of the n + type a-Si film 6 and a-Si film 4. See Fig. 3 (c). After removing the resist stencil mask 12, an ITO film with a thickness of, for example, 100 nm is formed on the entire surface by sputtering.
By patterning it, the pixel electrode 10 connected to the source 7a is formed.
【００３４】この場合も第１の実施例と同様に，ＩＴＯ
膜10に膜切れを生じることがなく，ＩＴＯ膜10はソース
7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部を完全
に被覆することができた。Also in this case, as in the first embodiment, ITO is used.
The ITO film 10 is a source without film breakage in the film 10.
The 7a end and the n + type a-Si film 6 and the a-Si film 4 end could be completely covered.
【００３５】[0035]
【発明の効果】以上説明したように，本発明によれば，
第１の薄膜，第２の薄膜からなる多層膜をエッチングす
る際，イメージリバーサルレジスト膜，またはレジスト
ステンシルマスクをマスクとして使用し，第１の薄膜を
異方的に，第２の薄膜を等方的にエッチングすることに
より，エッチング端部における段差を小さく分けて形成
することができる。As described above, according to the present invention,
An image reversal resist film or a resist stencil mask is used as a mask when etching a multilayer film composed of a first thin film and a second thin film, and the first thin film is anisotropically and the second thin film is isotropic. By selectively performing the etching, it is possible to form the step difference at the etching end portion in small portions.
【００３６】その結果，その後の工程で，段差を覆うよ
うに形成される薄膜の段差被覆性を向上することができ
る。本発明は特に薄膜トランジスタの画素電極を形成す
る際その効果を発揮し，画素欠陥の発生を抑制して画素
電極に正常なデータ電圧が印加されるようにするという
大きな効果を奏するものである。As a result, the step coverage of the thin film formed so as to cover the step can be improved in the subsequent steps. The present invention exerts its effect particularly when the pixel electrode of the thin film transistor is formed, and exerts a great effect of suppressing the occurrence of a pixel defect so that a normal data voltage is applied to the pixel electrode.
【図１】(a) 〜(d) は第１の実施例を示す工程順断面図
（その１）である。1A to 1D are sectional views in order of steps (No. 1) showing a first embodiment.
【図２】(e), (f)は第１の実施例を示す工程順断面図
（その２）である。2 (e) and 2 (f) are process order cross-sectional views (No. 2) showing the first embodiment.
【図３】(a) 〜(c) は第２の実施例を示す工程順断面図
である。3A to 3C are cross-sectional views in order of the processes, showing the second embodiment.
【図４】(a) 〜(e) は従来例を示す工程順断面図であ
る。4A to 4E are cross-sectional views in order of the processes, showing a conventional example.
１は基板であり透明絶縁性基板であってガラス基板 ２はＴｉ膜であってゲート電極 ３はゲート絶縁膜であってＳｉＮ膜 ４は動作半導体膜であってａ−Ｓｉ膜 ５は絶縁膜でありチャネル保護層であってＳｉＯ2 膜 ６はコンタクト層であってｎ+ 型ａ−Ｓｉ膜 ７はＴｉ膜 7aはソース電極 7bはドレイン電極 ８は露光マスク ９はマスクであってイメージリバーサルレジスト膜 10はＩＴＯ膜であって画素電極 11は露光マスク 12はマスクであってレジストステンシルマスク 13はマスクであってレジスト膜1 is a substrate, a transparent insulating substrate, glass substrate 2 is a Ti film, gate electrode 3 is a gate insulating film, SiN film 4 is an operating semiconductor film, and a-Si film 5 is an insulating film. Yes Channel protection layer and SiO 2 film 6 is contact layer and n + type a-Si film 7 Ti film 7a source electrode 7b drain electrode 8 exposure mask 9 image mask reversal resist film 10 is an ITO film, pixel electrode 11 is an exposure mask 12, a mask is a resist stencil mask 13 is a mask, a resist film
Claims (4)
なる第１の薄膜(4,6)と金属からなる第２の薄膜(7) と
をエッチングするに際し， 該第２の薄膜(7) に接して上面が底面より広いマスク
(9, 12)を形成し, 該マスク(9, 12) をマスクにして該
第２の薄膜(7) を等方的にエッチングし，該第１の薄膜
(4, 6)を異方的にエッチングすることにより，該第１の
薄膜(4, 6)端部と該第２の薄膜(7) 端部に階段構造を形
成することを特徴とする薄膜トランジスタの製造方法。1. When etching a first thin film (4, 6) made of a semiconductor and a second thin film (7) made of a metal, which are sequentially stacked on a substrate (1), the second thin film ( 7) The mask is in contact with and the top is wider than the bottom
(9, 12) is formed, and the second thin film (7) is isotropically etched by using the mask (9, 12) as a mask to form the first thin film.
A thin film transistor characterized in that a step structure is formed at the end of the first thin film (4, 6) and the end of the second thin film (7) by anisotropically etching (4, 6). Manufacturing method.
１の薄膜(4, 6)のエッチングをドライエッチングで行う
ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。2. The method of manufacturing a thin film transistor according to claim 1, wherein the etching of the second thin film (7) and the etching of the first thin film (4, 6) are performed by dry etching.
マスク(9) であることを特徴とする請求項１又は請求項
２記載の薄膜トランジスタの製造方法。3. The method of manufacturing a thin film transistor according to claim 1, wherein the mask is an image reversal resist mask (9).
2)であることを特徴とする請求項１又は請求項２記載の
薄膜トランジスタの製造方法。4. The resist stencil mask (1
The method of manufacturing a thin film transistor according to claim 1 or 2, wherein the method is 2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626091A JPH0541391A (en) | 1991-08-06 | 1991-08-06 | Manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626091A JPH0541391A (en) | 1991-08-06 | 1991-08-06 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541391A true JPH0541391A (en) | 1993-02-19 |
Family
ID=16354855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19626091A Withdrawn JPH0541391A (en) | 1991-08-06 | 1991-08-06 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541391A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
| CN103811502A (en) * | 2014-02-17 | 2014-05-21 | 北京京东方光电科技有限公司 | Array substrate, preparation method for array substrate and display device |
-
1991
- 1991-08-06 JP JP19626091A patent/JPH0541391A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
| CN103811502A (en) * | 2014-02-17 | 2014-05-21 | 北京京东方光电科技有限公司 | Array substrate, preparation method for array substrate and display device |
| US9583508B2 (en) | 2014-02-17 | 2017-02-28 | Boe Technology Group Co., Ltd. | Array substrate, preparation method for array substrate, and display device |
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