JPH0541391A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0541391A JPH0541391A JP19626091A JP19626091A JPH0541391A JP H0541391 A JPH0541391 A JP H0541391A JP 19626091 A JP19626091 A JP 19626091A JP 19626091 A JP19626091 A JP 19626091A JP H0541391 A JPH0541391 A JP H0541391A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，画素電
極に段差切れの生じない構造の薄膜トランジスタの製造
方法の提供を目的とする。 【構成】 基板１上に順に積層された半導体からなる第
１の薄膜４，６と金属からなる第２の薄膜7a, 7bとをエ
ッチングするに際し，第２の薄膜7a, 7bに接して上面が
底面より広いマスク９を形成し, マスク９をマスクにし
て第２の薄膜7a,7bを等方的にエッチングし，第１の薄
膜４，６を異方的にエッチングすることにより，第１の
薄膜４，６端部と第２の薄膜7a, 7b端部に階段構造を形
成する薄膜トランジスタの製造方法により構成する。ま
た，マスクがイメージリバーサルレジスト膜９，または
レジストステンシルマスクである薄膜トランジスタの製
造方法により構成する。
極に段差切れの生じない構造の薄膜トランジスタの製造
方法の提供を目的とする。 【構成】 基板１上に順に積層された半導体からなる第
１の薄膜４，６と金属からなる第２の薄膜7a, 7bとをエ
ッチングするに際し，第２の薄膜7a, 7bに接して上面が
底面より広いマスク９を形成し, マスク９をマスクにし
て第２の薄膜7a,7bを等方的にエッチングし，第１の薄
膜４，６を異方的にエッチングすることにより，第１の
薄膜４，６端部と第２の薄膜7a, 7b端部に階段構造を形
成する薄膜トランジスタの製造方法により構成する。ま
た，マスクがイメージリバーサルレジスト膜９，または
レジストステンシルマスクである薄膜トランジスタの製
造方法により構成する。
Description
【０００１】
【産業上の利用分野】本発明は，アクティブマトリック
ス駆動方式の液晶表示パネル等に使用する薄膜トランジ
スタの製造方法に関する。
ス駆動方式の液晶表示パネル等に使用する薄膜トランジ
スタの製造方法に関する。
【０００２】近年，薄膜トランジスタ（以下，ＴＦＴと
称する）は液晶表示パネル，エレクトロルミネッセンス
等の駆動素子として，使用されるようになった。このよ
うな液晶表示パネルは，例えば薄型の液晶テレビや情報
端末として使用されている。
称する）は液晶表示パネル，エレクトロルミネッセンス
等の駆動素子として，使用されるようになった。このよ
うな液晶表示パネルは，例えば薄型の液晶テレビや情報
端末として使用されている。
【０００３】ＴＦＴマトリックスにおいては，数十万箇
のＴＦＴが大面積にわたって配置され，それらを無欠陥
で作製する必要がある。
のＴＦＴが大面積にわたって配置され，それらを無欠陥
で作製する必要がある。
【０００４】
【従来の技術】図４(a) 〜(e) はこのようなＴＦＴを製
造する従来例を示す工程順断面図である。以下，これら
の図を参照しながら従来例について説明する。
造する従来例を示す工程順断面図である。以下，これら
の図を参照しながら従来例について説明する。
【０００５】図４(a) 参照 ガラス基板１上にゲート電極となるＴｉ膜２を形成す
る。次いで，全面にプラズマＣＶＤ法によりゲート絶縁
膜としてＳｉＮ膜３，動作半導体膜としてａ−Ｓｉ膜
４，チャネル保護層としてＳｉＯ2 膜５を連続成膜す
る。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成することもあ
る。
る。次いで，全面にプラズマＣＶＤ法によりゲート絶縁
膜としてＳｉＮ膜３，動作半導体膜としてａ−Ｓｉ膜
４，チャネル保護層としてＳｉＯ2 膜５を連続成膜す
る。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成することもあ
る。
【０００６】図４(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
【０００７】図４(c) 参照 全面にプラズマＣＶＤ法により，例えば燐（Ｐ）ドープ
のｎ+ 型ａ−Ｓｉ膜６を形成し，その上にＴｉ膜７をス
パッタ法により成膜する。
のｎ+ 型ａ−Ｓｉ膜６を形成し，その上にＴｉ膜７をス
パッタ法により成膜する。
【０００８】全面にポジレジストを塗布し，ソース・ド
レイン電極パターンを形成するためのレジスト膜13を形
成する。そのレジスト膜13に紫外線硬化処理を行う。 図４(d) 参照 レジスト膜13をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続エッチングし，ソース電極7a,ドレイン
電極7bを形成する。
レイン電極パターンを形成するためのレジスト膜13を形
成する。そのレジスト膜13に紫外線硬化処理を行う。 図４(d) 参照 レジスト膜13をマスクにして容量結合型のドライエッチ
ング装置により，Ｔｉ膜７，ｎ+ 型ａ−Ｓｉ膜６，ａ−
Ｓｉ膜４を連続エッチングし，ソース電極7a,ドレイン
電極7bを形成する。
【０００９】図４(e) 参照 レジスト膜13を除去した後，スパッタ法により全面にＩ
ＴＯ膜を形成し，それをパタニングしてソース電極7aに
接続する画素電極10を形成する。
ＴＯ膜を形成し，それをパタニングしてソース電極7aに
接続する画素電極10を形成する。
【００１０】ところで，Ｔｉ膜７とｎ+ 型ａ−Ｓｉ膜６
とａ−Ｓｉ膜４のエッチング端部では，150nm 程度の段
差が形成され，そこを100nm程度の厚さのＩＴＯ膜で被
覆することになる。その結果，ＩＴＯ膜が段差を完全に
被覆できずに部分的に膜切れを生じ，画素電極に正常な
データ電圧が印加されず，画素欠陥になるといった問題
の生じることがあった。
とａ−Ｓｉ膜４のエッチング端部では，150nm 程度の段
差が形成され，そこを100nm程度の厚さのＩＴＯ膜で被
覆することになる。その結果，ＩＴＯ膜が段差を完全に
被覆できずに部分的に膜切れを生じ，画素電極に正常な
データ電圧が印加されず，画素欠陥になるといった問題
の生じることがあった。
【００１１】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，画素電極の形成工程に工夫を加えることにより，
段差部でＩＴＯ膜に膜切れを生じることなく被覆できる
ような方法を提供することを目的とする。
鑑み，画素電極の形成工程に工夫を加えることにより，
段差部でＩＴＯ膜に膜切れを生じることなく被覆できる
ような方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１，図２は第１の実施
例を示す工程順断面図（その１），（その２）であり，
図３は第２の実施例を示す工程順断面図である。
例を示す工程順断面図（その１），（その２）であり，
図３は第２の実施例を示す工程順断面図である。
【００１３】上記課題は，基板１上に順に積層された半
導体からなる第１の薄膜４，６と金属からなる第２の薄
膜７とをエッチングするに際し，該第２の薄膜７に接し
て上面が底面より広いマスク９, 12を形成し, マスク
９, 12をマスクにして該第２の薄膜７を等方的にエッチ
ングし，該第１の薄膜４，６を異方的にエッチングする
ことにより，該第１の薄膜４, ６端部と該第２の薄膜７
端部に階段構造を形成する薄膜トランジスタの製造方法
によって解決される。
導体からなる第１の薄膜４，６と金属からなる第２の薄
膜７とをエッチングするに際し，該第２の薄膜７に接し
て上面が底面より広いマスク９, 12を形成し, マスク
９, 12をマスクにして該第２の薄膜７を等方的にエッチ
ングし，該第１の薄膜４，６を異方的にエッチングする
ことにより，該第１の薄膜４, ６端部と該第２の薄膜７
端部に階段構造を形成する薄膜トランジスタの製造方法
によって解決される。
【００１４】また，該第２の薄膜７のエッチング及び該
第１の薄膜４, ６のエッチングをドライエッチングで行
う薄膜トランジスタの製造方法によって解決される。ま
た，該マスクがイメージリバーサルレジストマスク９で
ある薄膜トランジスタの製造方法によって解決される。
第１の薄膜４, ６のエッチングをドライエッチングで行
う薄膜トランジスタの製造方法によって解決される。ま
た，該マスクがイメージリバーサルレジストマスク９で
ある薄膜トランジスタの製造方法によって解決される。
【００１５】また，該マスクがレジストステンシルマス
ク12である薄膜トランジスタの製造方法によって解決さ
れる。
ク12である薄膜トランジスタの製造方法によって解決さ
れる。
【００１６】
【作用】本発明では，上面が底面より広いマスク９，12
を用いて第１の薄膜４，６を異方的にエッチングし，第
２の薄膜７を等方的にエッチングしている。したがっ
て，第１の薄膜４，６にはマスク上面のパターンが転写
され，第２の薄膜７にはマスク底面のパターンが転写さ
れる。その結果，第１の薄膜４，６の端部と第２の薄膜
７の端部の間にも段差を生じる。即ち，従来例において
形成される段差が，より小さい２つの段差に分けられて
形成されるので，各段差は従来より小さくなり，その上
に，例えば画素電極となる導電体薄膜を形成する時，そ
の導電体薄膜で段差を完全に覆うことが容易になる。
を用いて第１の薄膜４，６を異方的にエッチングし，第
２の薄膜７を等方的にエッチングしている。したがっ
て，第１の薄膜４，６にはマスク上面のパターンが転写
され，第２の薄膜７にはマスク底面のパターンが転写さ
れる。その結果，第１の薄膜４，６の端部と第２の薄膜
７の端部の間にも段差を生じる。即ち，従来例において
形成される段差が，より小さい２つの段差に分けられて
形成されるので，各段差は従来より小さくなり，その上
に，例えば画素電極となる導電体薄膜を形成する時，そ
の導電体薄膜で段差を完全に覆うことが容易になる。
【００１７】また，第１の薄膜４，６のエッチングと第
２の薄膜７のエッチングを，ともにドライエッチングで
行うようにすれば，工程が簡単となる。また，このよう
なマスクはイメージリバーサルレジスト９を用いて効果
的に形成することができる。
２の薄膜７のエッチングを，ともにドライエッチングで
行うようにすれば，工程が簡単となる。また，このよう
なマスクはイメージリバーサルレジスト９を用いて効果
的に形成することができる。
【００１８】また，このようなマスクはレジストステン
シルマスク12を用いることにより効果的に形成すること
ができる。
シルマスク12を用いることにより効果的に形成すること
ができる。
【００１９】
【実施例】図１(a) 〜(d) は第１の実施例を示す工程順
断面図（その１），及び図２(e),(f)は第１の実施例を
示す工程順断面図（その２）であり，以下，これらの断
面図を参照しながら，本発明の第１の実施例について説
明する。
断面図（その１），及び図２(e),(f)は第１の実施例を
示す工程順断面図（その２）であり，以下，これらの断
面図を参照しながら，本発明の第１の実施例について説
明する。
【００２０】図１(a) 参照 透明絶縁性基板となるガラス基板１上に，スパッタ法に
よりゲート電極となる厚さが例えば５０nmのＴｉ膜２を
形成する。Ｔｉに替えてＴａ，Ｃｒを使用してもよい。
よりゲート電極となる厚さが例えば５０nmのＴｉ膜２を
形成する。Ｔｉに替えてＴａ，Ｃｒを使用してもよい。
【００２１】次いで，全面にプラズマＣＶＤ法によりゲ
ート絶縁膜として例えば厚さ 200nmのＳｉＮ膜３，動作
半導体膜として例えば厚さ１０nmのａ−Ｓｉ膜４，チャ
ネル保護層として例えば厚さ 150nmのＳｉＯ2 膜５を連
続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成して
もよい。
ート絶縁膜として例えば厚さ 200nmのＳｉＮ膜３，動作
半導体膜として例えば厚さ１０nmのａ−Ｓｉ膜４，チャ
ネル保護層として例えば厚さ 150nmのＳｉＯ2 膜５を連
続成膜する。ａ−Ｓｉ膜に替えてｐ−Ｓｉ膜を形成して
もよい。
【００２２】図１(b) 参照 ＳｉＯ2 膜５をエッチングしてゲート電極上にＳｉＯ2
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
膜５を残す。ＳｉＯ2 膜５はチャネル保護層となる。
【００２３】図１(c) 参照 全面にプラズマＣＶＤ法により，厚さが例えば４０nmの
燐（Ｐ）ドープｎ+ 型ａ−Ｓｉ膜６を形成し，その上に
厚さが例えば 100nmのＴｉ膜７をスパッタ法により成膜
する。
燐（Ｐ）ドープｎ+ 型ａ−Ｓｉ膜６を形成し，その上に
厚さが例えば 100nmのＴｉ膜７をスパッタ法により成膜
する。
【００２４】図１(d) 参照 全面にイメージリバーサルレジストを塗布し，９０℃程
度のプリベークを行って溶剤を飛ばし，ソース・ドレイ
ン電極を形成する部分を露出する露光マスク８を使用し
てイメージリバーサルレジストを露光する。次いで， 1
20℃程度のリバーサル（反転）ベークを行った後，基板
全面を露光し現像を行い，イメージリバーサルレジスト
膜９を形成する。イメージリバーサルレジスト膜９は上
面が底面より広い逆テーパー形状になる。
度のプリベークを行って溶剤を飛ばし，ソース・ドレイ
ン電極を形成する部分を露出する露光マスク８を使用し
てイメージリバーサルレジストを露光する。次いで， 1
20℃程度のリバーサル（反転）ベークを行った後，基板
全面を露光し現像を行い，イメージリバーサルレジスト
膜９を形成する。イメージリバーサルレジスト膜９は上
面が底面より広い逆テーパー形状になる。
【００２５】図２(e) 参照 イメージリバーサルレジスト膜９をマスクにして，容量
結合型のドライエッチング装置により，Ｔｉ膜７，ｎ+
型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングし, ソ
ース電極7a, ドレイン電極7bを形成する。エッチング条
件は，エッチングガスとしてＣｌ2 ：ＢＣｌ3＝８０：
２０（流量比），放電圧力 0.1Torr, 放電パワー0.4Ｗ
／cm2 とする。
結合型のドライエッチング装置により，Ｔｉ膜７，ｎ+
型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングし, ソ
ース電極7a, ドレイン電極7bを形成する。エッチング条
件は，エッチングガスとしてＣｌ2 ：ＢＣｌ3＝８０：
２０（流量比），放電圧力 0.1Torr, 放電パワー0.4Ｗ
／cm2 とする。
【００２６】この時，Ｔｉ膜７は等方的にエッチングさ
れる傾向が強く，ｎ+ 型ａ−Ｓｉ膜６とａ−Ｓｉ膜４は
異方的にエッチングされる傾向が強いので，Ｔｉ膜７
（ソース7a, ドレイン7b）端部と ｎ+型ａ−Ｓｉ膜
６，ａ−Ｓｉ膜４端部には階段状の構造が出現する。
れる傾向が強く，ｎ+ 型ａ−Ｓｉ膜６とａ−Ｓｉ膜４は
異方的にエッチングされる傾向が強いので，Ｔｉ膜７
（ソース7a, ドレイン7b）端部と ｎ+型ａ−Ｓｉ膜
６，ａ−Ｓｉ膜４端部には階段状の構造が出現する。
【００２７】なお，イメージリバーサルレジスト膜９を
マスクにして，まずＴｉ膜７をフッ酸を用いるウエット
エッチにより選択的にエッチングして除去し，その後，
上記のように容量結合型のドライエッチング装置によ
り，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチン
グし, ソース電極7a, ドレイン電極7bを形成するように
してもよい。
マスクにして，まずＴｉ膜７をフッ酸を用いるウエット
エッチにより選択的にエッチングして除去し，その後，
上記のように容量結合型のドライエッチング装置によ
り，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチン
グし, ソース電極7a, ドレイン電極7bを形成するように
してもよい。
【００２８】図２(f) 参照 イメージリバーサルレジスト膜９を除去した後，スパッ
タ法により全面に厚さが例えば 100nmのＩＴＯ膜を形成
し，それをパタニングしてソース7aに接続する画素電極
10を形成する。
タ法により全面に厚さが例えば 100nmのＩＴＯ膜を形成
し，それをパタニングしてソース7aに接続する画素電極
10を形成する。
【００２９】ＩＴＯ膜10は段差部で膜切れを生じること
がなく，ソース7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ
膜４端部を完全に被覆することができた。次に第２の実
施例について説明する。
がなく，ソース7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ
膜４端部を完全に被覆することができた。次に第２の実
施例について説明する。
【００３０】図３(a) 〜(c) は第２の実施例を示す工程
順断面図であり，以下，これらの断面図を参照しながら
説明する。 図３(a) 参照 この図は前述の第１の実施例の図１(d) のイメージリバ
ーサルレジスト膜９の替わりにレジストステンシルマス
ク12を形成した例である。
順断面図であり，以下，これらの断面図を参照しながら
説明する。 図３(a) 参照 この図は前述の第１の実施例の図１(d) のイメージリバ
ーサルレジスト膜９の替わりにレジストステンシルマス
ク12を形成した例である。
【００３１】レジストステンシルマスク12の形成は次の
ようにする。まず，ポジレジストを塗布し，９０℃程度
のプリベークを行って溶剤を飛ばした後，露光マスク11
を用いてソース・ドレイン電極を形成する領域以外の部
分を露光する。次いで，２０〜３５℃のクロロベンゼ
ン，トルエン等の溶剤中にポジレジストを浸してその表
面を硬化させた後，オーバー現像を行う。
ようにする。まず，ポジレジストを塗布し，９０℃程度
のプリベークを行って溶剤を飛ばした後，露光マスク11
を用いてソース・ドレイン電極を形成する領域以外の部
分を露光する。次いで，２０〜３５℃のクロロベンゼ
ン，トルエン等の溶剤中にポジレジストを浸してその表
面を硬化させた後，オーバー現像を行う。
【００３２】このようにして，上面がひさし状に突き出
て上面が底面より広い形状のレジストステンシルマスク
12が形成される。 図３(b) 参照 レジストステンシルマスク12をマスクにして，容量結合
型のドライエッチング装置により，Ｔｉ膜７，ｎ+ 型ａ
−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングしてソース
電極7a, ドレイン電極7bを形成する。エッチング条件
は，第１の実施例と同じくする。
て上面が底面より広い形状のレジストステンシルマスク
12が形成される。 図３(b) 参照 レジストステンシルマスク12をマスクにして，容量結合
型のドライエッチング装置により，Ｔｉ膜７，ｎ+ 型ａ
−Ｓｉ膜６，ａ−Ｓｉ膜４を連続エッチングしてソース
電極7a, ドレイン電極7bを形成する。エッチング条件
は，第１の実施例と同じくする。
【００３３】Ｔｉ膜７（ソース7a, ドレイン7b）端部と
ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部に階段状の構造
が出現する。 図３(c) 参照 レジストステンシルマスク12を除去した後，スパッタ法
により全面に厚さが例えば 100nmのＩＴＯ膜を形成し，
それをパタニングしてソース7aに接続する画素電極10を
形成する。
ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部に階段状の構造
が出現する。 図３(c) 参照 レジストステンシルマスク12を除去した後，スパッタ法
により全面に厚さが例えば 100nmのＩＴＯ膜を形成し，
それをパタニングしてソース7aに接続する画素電極10を
形成する。
【００３４】この場合も第１の実施例と同様に，ＩＴＯ
膜10に膜切れを生じることがなく，ＩＴＯ膜10はソース
7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部を完全
に被覆することができた。
膜10に膜切れを生じることがなく，ＩＴＯ膜10はソース
7a端部とｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４端部を完全
に被覆することができた。
【００３５】
【発明の効果】以上説明したように，本発明によれば，
第１の薄膜，第２の薄膜からなる多層膜をエッチングす
る際，イメージリバーサルレジスト膜，またはレジスト
ステンシルマスクをマスクとして使用し，第１の薄膜を
異方的に，第２の薄膜を等方的にエッチングすることに
より，エッチング端部における段差を小さく分けて形成
することができる。
第１の薄膜，第２の薄膜からなる多層膜をエッチングす
る際，イメージリバーサルレジスト膜，またはレジスト
ステンシルマスクをマスクとして使用し，第１の薄膜を
異方的に，第２の薄膜を等方的にエッチングすることに
より，エッチング端部における段差を小さく分けて形成
することができる。
【００３６】その結果，その後の工程で，段差を覆うよ
うに形成される薄膜の段差被覆性を向上することができ
る。本発明は特に薄膜トランジスタの画素電極を形成す
る際その効果を発揮し，画素欠陥の発生を抑制して画素
電極に正常なデータ電圧が印加されるようにするという
大きな効果を奏するものである。
うに形成される薄膜の段差被覆性を向上することができ
る。本発明は特に薄膜トランジスタの画素電極を形成す
る際その効果を発揮し，画素欠陥の発生を抑制して画素
電極に正常なデータ電圧が印加されるようにするという
大きな効果を奏するものである。
【図１】(a) 〜(d) は第１の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図２】(e), (f)は第１の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図３】(a) 〜(c) は第２の実施例を示す工程順断面図
である。
である。
【図４】(a) 〜(e) は従来例を示す工程順断面図であ
る。
る。
１は基板であり透明絶縁性基板であってガラス基板 ２はＴｉ膜であってゲート電極 ３はゲート絶縁膜であってＳｉＮ膜 ４は動作半導体膜であってａ−Ｓｉ膜 ５は絶縁膜でありチャネル保護層であってＳｉＯ2 膜 ６はコンタクト層であってｎ+ 型ａ−Ｓｉ膜 ７はＴｉ膜 7aはソース電極 7bはドレイン電極 ８は露光マスク ９はマスクであってイメージリバーサルレジスト膜 10はＩＴＯ膜であって画素電極 11は露光マスク 12はマスクであってレジストステンシルマスク 13はマスクであってレジスト膜
Claims (4)
- 【請求項１】 基板(1) 上に順に積層された半導体から
なる第１の薄膜(4,6)と金属からなる第２の薄膜(7) と
をエッチングするに際し， 該第２の薄膜(7) に接して上面が底面より広いマスク
(9, 12)を形成し, 該マスク(9, 12) をマスクにして該
第２の薄膜(7) を等方的にエッチングし，該第１の薄膜
(4, 6)を異方的にエッチングすることにより，該第１の
薄膜(4, 6)端部と該第２の薄膜(7) 端部に階段構造を形
成することを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 該第２の薄膜(7) のエッチング及び該第
１の薄膜(4, 6)のエッチングをドライエッチングで行う
ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項３】 該マスクがイメージリバーサルレジスト
マスク(9) であることを特徴とする請求項１又は請求項
２記載の薄膜トランジスタの製造方法。 - 【請求項４】 該マスクがレジストステンシルマスク(1
2)であることを特徴とする請求項１又は請求項２記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626091A JPH0541391A (ja) | 1991-08-06 | 1991-08-06 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19626091A JPH0541391A (ja) | 1991-08-06 | 1991-08-06 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541391A true JPH0541391A (ja) | 1993-02-19 |
Family
ID=16354855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19626091A Withdrawn JPH0541391A (ja) | 1991-08-06 | 1991-08-06 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541391A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
| CN103811502A (zh) * | 2014-02-17 | 2014-05-21 | 北京京东方光电科技有限公司 | 阵列基板、阵列基板的制备方法、显示装置 |
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1991
- 1991-08-06 JP JP19626091A patent/JPH0541391A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
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| US9583508B2 (en) | 2014-02-17 | 2017-02-28 | Boe Technology Group Co., Ltd. | Array substrate, preparation method for array substrate, and display device |
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