JPH0541485A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
- Publication number
- JPH0541485A JPH0541485A JP19559091A JP19559091A JPH0541485A JP H0541485 A JPH0541485 A JP H0541485A JP 19559091 A JP19559091 A JP 19559091A JP 19559091 A JP19559091 A JP 19559091A JP H0541485 A JPH0541485 A JP H0541485A
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- Japan
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- electrode
- unit
- source electrode
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】１枚の半導体基板に集積された多数の単位ＭＯ
Ｓ型半導体素子のうちに不良単位素子が生じた場合、そ
の素子を切り離して完全に素子全体に影響を及ぼさない
ようにして信頼性を高める。 【構成】第一導電型の第一領域の表面層内に第二導電型
の第二領域、さらにその表面層内に第一導電型の第三領
域が形成され、第二領域の第一領域および第三領域には
さまれた部分の上にゲート絶縁膜を介してゲート電極が
設けられ、第第二, 第三領域に共通にソース電極が接触
してなる単位素子のうち、不良単位素子についてはソー
ス電極ばかりでなく、ゲート電極, 第三領域および第二
領域もエッチング等で除去してしまう。
Ｓ型半導体素子のうちに不良単位素子が生じた場合、そ
の素子を切り離して完全に素子全体に影響を及ぼさない
ようにして信頼性を高める。 【構成】第一導電型の第一領域の表面層内に第二導電型
の第二領域、さらにその表面層内に第一導電型の第三領
域が形成され、第二領域の第一領域および第三領域には
さまれた部分の上にゲート絶縁膜を介してゲート電極が
設けられ、第第二, 第三領域に共通にソース電極が接触
してなる単位素子のうち、不良単位素子についてはソー
ス電極ばかりでなく、ゲート電極, 第三領域および第二
領域もエッチング等で除去してしまう。
Description
【０００１】
【産業上の利用分野】本発明は、１枚の半導体基板に一
面上にＭＯＳ構造および主電極を有する単位素子の複数
個を集積し、それらの主電極に電極板を加圧接触させる
ことにより各単位素子を並列接続するＭＯＳ型半導体素
子の製造方法に関する。
面上にＭＯＳ構造および主電極を有する単位素子の複数
個を集積し、それらの主電極に電極板を加圧接触させる
ことにより各単位素子を並列接続するＭＯＳ型半導体素
子の製造方法に関する。
【０００２】
【従来の技術】例えばＭＯＳ型電界効果トランジスタ
(以下ＭＯＳＦＥＴと記す) あるいは絶縁ゲート型バイ
ポーラトランジスタ (以下ＩＧＢＴと記す) のようにゲ
ート電極への入力信号により主電流を制御する半導体素
子においては、大面積の主電極を流れる電流を制御する
ことが困難であるため、大容量化する場合には、例えば
特開昭63−278264号公報に記載されているように、容器
内に数mm角の寸法の素子を並べ、それらのソース電極を
Al線のボンディングなどで相互に接続することによりモ
ジュール化して並列接続する方法がとられている。
(以下ＭＯＳＦＥＴと記す) あるいは絶縁ゲート型バイ
ポーラトランジスタ (以下ＩＧＢＴと記す) のようにゲ
ート電極への入力信号により主電流を制御する半導体素
子においては、大面積の主電極を流れる電流を制御する
ことが困難であるため、大容量化する場合には、例えば
特開昭63−278264号公報に記載されているように、容器
内に数mm角の寸法の素子を並べ、それらのソース電極を
Al線のボンディングなどで相互に接続することによりモ
ジュール化して並列接続する方法がとられている。
【０００３】しかし、このような方法では、容量を大き
くするには素子の数を多くしなければならないが、素子
の数が多くなるにつれてボンディングされる導線の配線
が複雑になり、容器内での断線などが起こりやすくな
る。さらに細かい導線では、大電流を流した時に熱によ
る断線等もおこりやすい。
くするには素子の数を多くしなければならないが、素子
の数が多くなるにつれてボンディングされる導線の配線
が複雑になり、容器内での断線などが起こりやすくな
る。さらに細かい導線では、大電流を流した時に熱によ
る断線等もおこりやすい。
【０００４】この問題を解決するために、１枚の半導体
基板に多数の単位素子を集積することが考えられる。そ
して各素子の主電極に共通の電極体が圧接される加圧接
触構造にすれば、接続の信頼性が向上するばかりでな
く、接続導体のインダクタンス, 抵抗が小さくなり、ま
た基板を両面から冷却することができるので冷却効率を
上げることができる。結果として半導体装置としての特
性, 信頼性の向上につながる。
基板に多数の単位素子を集積することが考えられる。そ
して各素子の主電極に共通の電極体が圧接される加圧接
触構造にすれば、接続の信頼性が向上するばかりでな
く、接続導体のインダクタンス, 抵抗が小さくなり、ま
た基板を両面から冷却することができるので冷却効率を
上げることができる。結果として半導体装置としての特
性, 信頼性の向上につながる。
【０００５】一方、１枚の基板に多数の単位素子を形成
する場合、すべての単位素子に欠陥がないとは限らず、
不良の単位素子が存在する。このような不良単位素子に
ついては、そのソース電極をエッチング等により取り除
くか、またはゲート電極と不良単位素子のソース電極を
短絡させてゲート電圧がかからないようにした後ソース
電極上に絶縁膜をかぶせる方法が従来はとられている。
する場合、すべての単位素子に欠陥がないとは限らず、
不良の単位素子が存在する。このような不良単位素子に
ついては、そのソース電極をエッチング等により取り除
くか、またはゲート電極と不良単位素子のソース電極を
短絡させてゲート電圧がかからないようにした後ソース
電極上に絶縁膜をかぶせる方法が従来はとられている。
【０００６】
【発明が解決しようとする課題】しかし、不良単位素子
のソース電極を取り除くか、あるいはゲート電極をソー
ス電極と短絡させても、両主電極間に加わる電圧に急激
な立上りがあった場合、すなわちdv／dtの大きい場合に
は誤点弧がおきることがある。あるいは、ソース電極に
圧接する電極体がソース電極の除去された部分でゲート
電極あるいは半導体基板に接触し、不良単位素子に制御
できない電流が流れることがある。ソース電極を大幅に
厚くすれば、電極体とゲート電極あるいは基板との接触
を避けることができ、問題の一部は解決するが、これは
製造プロセス上受け入れられない。
のソース電極を取り除くか、あるいはゲート電極をソー
ス電極と短絡させても、両主電極間に加わる電圧に急激
な立上りがあった場合、すなわちdv／dtの大きい場合に
は誤点弧がおきることがある。あるいは、ソース電極に
圧接する電極体がソース電極の除去された部分でゲート
電極あるいは半導体基板に接触し、不良単位素子に制御
できない電流が流れることがある。ソース電極を大幅に
厚くすれば、電極体とゲート電極あるいは基板との接触
を避けることができ、問題の一部は解決するが、これは
製造プロセス上受け入れられない。
【０００７】本発明の目的は、上述の問題を解決して単
位素子のうちに不良素子が存在した場合にも信頼性の高
いＭＯＳ型半導体素子を製造する方法を提供することに
ある。
位素子のうちに不良素子が存在した場合にも信頼性の高
いＭＯＳ型半導体素子を製造する方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第一導電型の第一領域の表面層内に第二
導電型の第二領域が選択的に形成され、その第二領域の
それぞれの表面層内に選択的に第一導電型の第三領域が
形成され、第二領域の第一領域および第三領域にはさま
れた部分をチャネル形成領域としてその上にゲート絶縁
膜を介してゲート電極が設けられ、第二領域および第三
領域に共通にソース電極が接触する単位素子の複数個が
１枚の半導体基板に形成され、各単位素子のソース電極
に共通に電極体が圧接するＭＯＳ型半導体素子の製造方
法において、各単位素子の電気的特性を測定後、特性規
定値を満足しない不良単位素子のソース電極, ゲート電
極, 第三領域および第二領域を除去するものとする。そ
して、不良単位素子以外の単位素子を保護膜で被覆した
のち、ソース電極, ゲート電極, 第三領域および第二領
域をそれぞれに適応したエッチング液でエッチングして
除去することが有効である。また、半導体基板の除去さ
れた部分に絶縁物を充填することも有効である。
めに、本発明は第一導電型の第一領域の表面層内に第二
導電型の第二領域が選択的に形成され、その第二領域の
それぞれの表面層内に選択的に第一導電型の第三領域が
形成され、第二領域の第一領域および第三領域にはさま
れた部分をチャネル形成領域としてその上にゲート絶縁
膜を介してゲート電極が設けられ、第二領域および第三
領域に共通にソース電極が接触する単位素子の複数個が
１枚の半導体基板に形成され、各単位素子のソース電極
に共通に電極体が圧接するＭＯＳ型半導体素子の製造方
法において、各単位素子の電気的特性を測定後、特性規
定値を満足しない不良単位素子のソース電極, ゲート電
極, 第三領域および第二領域を除去するものとする。そ
して、不良単位素子以外の単位素子を保護膜で被覆した
のち、ソース電極, ゲート電極, 第三領域および第二領
域をそれぞれに適応したエッチング液でエッチングして
除去することが有効である。また、半導体基板の除去さ
れた部分に絶縁物を充填することも有効である。
【０００９】
【作用】不良単位素子のソース電極, ゲート電極, 第三
領域(ソース領域),第二領域が除去されることにより、
この単位素子が装置全体に悪影響をおよぼすことはなく
なる。従って素子全体に印加される電圧の急激な変化、
すなわち大きなdv／dtが発生する場合も、誤点弧のよう
な異常現象が避けられる。また、電極体がゲート電極あ
るいは半導体基板に接触することもなくなるので、不良
単位素子を通じて制御不能の電流が流れることもない。
領域(ソース領域),第二領域が除去されることにより、
この単位素子が装置全体に悪影響をおよぼすことはなく
なる。従って素子全体に印加される電圧の急激な変化、
すなわち大きなdv／dtが発生する場合も、誤点弧のよう
な異常現象が避けられる。また、電極体がゲート電極あ
るいは半導体基板に接触することもなくなるので、不良
単位素子を通じて制御不能の電流が流れることもない。
【００１０】
【実施例】図２はＩＧＢＴ半導体基板全体を示す。直径
４インチのシリコン基板11約100個の単位ＩＧＢＴ12が
集積されている。各単位ＩＧＢＴ12のゲート電極はゲー
トリード13を介してゲート取り出し部14に接続される。
このシリコン基板11を平型容器に収容し、各単位ＩＧＢ
Ｔ12のゲート電極と絶縁されたソース電極に１枚の金属
電極板を加圧接触させ、並列に電流を取出し、ゲート取
り出し部14にはゲート端子を接続して制御信号を入力す
る。この基板11の各単位ＩＧＢＴ12ごとに電気的特性評
価をすると、数％の不良単位素子が見出される。図では
不良単位素子15を×印を付して示している。
４インチのシリコン基板11約100個の単位ＩＧＢＴ12が
集積されている。各単位ＩＧＢＴ12のゲート電極はゲー
トリード13を介してゲート取り出し部14に接続される。
このシリコン基板11を平型容器に収容し、各単位ＩＧＢ
Ｔ12のゲート電極と絶縁されたソース電極に１枚の金属
電極板を加圧接触させ、並列に電流を取出し、ゲート取
り出し部14にはゲート端子を接続して制御信号を入力す
る。この基板11の各単位ＩＧＢＴ12ごとに電気的特性評
価をすると、数％の不良単位素子が見出される。図では
不良単位素子15を×印を付して示している。
【００１１】図１(a) 〜(d) は本発明の一実施例の不良
単位ＩＧＢＴ切り離し工程を示す。(a) では基板の厚さ
全体に示しているが、(b) 〜(d) では裏面側の部分は省
略してある。図(a) において、ｎ- 層 (第一領域) １の
一側にｐ+ ドレイン層２が設けられ、他側の表面層内に
選択的にｐ+ウエル (第二領域) ３が、そのｐ+ ウエル
３の表面層内に選択的にｎ+ ソース領域 (第三領域) ４
がそれぞれ形成されている。ｐ+ ウエル３のｎ- 層１と
ｎ+ 領域４にはさまれた部分がチャネル領域で、二つの
チャネル領域にまたがってゲート酸化膜５を介して多結
晶シリコンからなるゲート電極６が設けられ、ゲート電
極６とＰＳＧ膜51で絶縁されたソース電極７がｐ+ ウエ
ル３およびｎ+ ソース領域４に共通に接触している。ま
た、ｐ+ドレイン層２にはドレイン電極８が接触してい
る。この構造は公知のＩＧＢＴの構造である。図の内、
矢印で示した部分が不良単位ＩＧＢＴ15であるとする
と、その単位ＩＧＢＴ15以外の箇所の表面を保護膜９で
覆う。この保護膜９は、ポジ型のフォトレジストをスピ
ンコータで塗布してのち、ステッパ露光機を用いて電気
的特性評価時のデータを基に不良単位ＩＧＢＴ15部を露
光し、さらに現像することにより形成したものである。
単位ＩＧＢＴ切り離し工程を示す。(a) では基板の厚さ
全体に示しているが、(b) 〜(d) では裏面側の部分は省
略してある。図(a) において、ｎ- 層 (第一領域) １の
一側にｐ+ ドレイン層２が設けられ、他側の表面層内に
選択的にｐ+ウエル (第二領域) ３が、そのｐ+ ウエル
３の表面層内に選択的にｎ+ ソース領域 (第三領域) ４
がそれぞれ形成されている。ｐ+ ウエル３のｎ- 層１と
ｎ+ 領域４にはさまれた部分がチャネル領域で、二つの
チャネル領域にまたがってゲート酸化膜５を介して多結
晶シリコンからなるゲート電極６が設けられ、ゲート電
極６とＰＳＧ膜51で絶縁されたソース電極７がｐ+ ウエ
ル３およびｎ+ ソース領域４に共通に接触している。ま
た、ｐ+ドレイン層２にはドレイン電極８が接触してい
る。この構造は公知のＩＧＢＴの構造である。図の内、
矢印で示した部分が不良単位ＩＧＢＴ15であるとする
と、その単位ＩＧＢＴ15以外の箇所の表面を保護膜９で
覆う。この保護膜９は、ポジ型のフォトレジストをスピ
ンコータで塗布してのち、ステッパ露光機を用いて電気
的特性評価時のデータを基に不良単位ＩＧＢＴ15部を露
光し、さらに現像することにより形成したものである。
【００１２】図(a) の状態で、基板表面をりん酸と硝酸
の比が10：１のりん酸・硝酸系エッチング液でエッチン
グする。約60℃の温度で数分で露出している10μｍ程度
の厚さのソース電極７は図(b) のようになくなる。その
基板をよく水洗し、次にＨＦとＮＨ3 Ｆの混合液である
ＨＦバッファ液でゲート電極６の上のＰＳＧ膜51をエッ
チングする。この状態を図(c) に示す。このようにシリ
コン基板が露出したところで硝酸, ふっ酸, 酢酸を３：
２：１の比で混合したエッチング液を用い、多結晶シリ
コンからなるゲート電極６と共に基板を約30μｍの深さ
までエッチングする。その結果、図(d) に示すような凹
部10が生ずる。ゲート電極６の下には、酸化膜５が約0.
６μｍの厚さで存在するため、エッチングが他の領域に
くらべて遅れるが、それは問題となるものではない。こ
のようにしてソース電極７, ターンオン時に電子を供給
するｎ+ ソース領域４, チャネルを形成するゲート電極
６等がなくなるため、この不良単位ＩＧＢＴ15は絶対に
素子全体に悪影響を及ぼさなくなる。従って、素子全体
に急激なdv／dtがかかったような場合にも誤点弧が避け
られる。また、電極体が不良単位素子部の基板に圧接す
るおそれもない。しかし、絶縁を完全にするため、レジ
スト９を剥離後、ポリイミド樹脂などを塗布して基板の
凹部10あるいはその一部を埋めておくことも有効であ
る。
の比が10：１のりん酸・硝酸系エッチング液でエッチン
グする。約60℃の温度で数分で露出している10μｍ程度
の厚さのソース電極７は図(b) のようになくなる。その
基板をよく水洗し、次にＨＦとＮＨ3 Ｆの混合液である
ＨＦバッファ液でゲート電極６の上のＰＳＧ膜51をエッ
チングする。この状態を図(c) に示す。このようにシリ
コン基板が露出したところで硝酸, ふっ酸, 酢酸を３：
２：１の比で混合したエッチング液を用い、多結晶シリ
コンからなるゲート電極６と共に基板を約30μｍの深さ
までエッチングする。その結果、図(d) に示すような凹
部10が生ずる。ゲート電極６の下には、酸化膜５が約0.
６μｍの厚さで存在するため、エッチングが他の領域に
くらべて遅れるが、それは問題となるものではない。こ
のようにしてソース電極７, ターンオン時に電子を供給
するｎ+ ソース領域４, チャネルを形成するゲート電極
６等がなくなるため、この不良単位ＩＧＢＴ15は絶対に
素子全体に悪影響を及ぼさなくなる。従って、素子全体
に急激なdv／dtがかかったような場合にも誤点弧が避け
られる。また、電極体が不良単位素子部の基板に圧接す
るおそれもない。しかし、絶縁を完全にするため、レジ
スト９を剥離後、ポリイミド樹脂などを塗布して基板の
凹部10あるいはその一部を埋めておくことも有効であ
る。
【００１３】上記の実施例はＩＧＢＴの場合であるが、
縦型ＭＯＳＦＥＴでも、また導電型を入れ換えたｐチャ
ネルＭＯＳ型半導体素子でも同様に実施できることは明
らかである。
縦型ＭＯＳＦＥＴでも、また導電型を入れ換えたｐチャ
ネルＭＯＳ型半導体素子でも同様に実施できることは明
らかである。
【００１４】
【発明の効果】本発明によれば、１枚の半導体基板に多
数の単位素子を集積し、各単位素子の電極に共通に電極
体が圧接するＭＯＳ型半導体素子において、不良な単位
素子のソース電極ばかりでなく、その下のゲート電極,
ソース領域およびウエル領域をすべて除去することによ
り、動作時の誤点弧や電極体の基板との圧接による短絡
などの可能性がなくなり、非常に信頼性の高いＭＯＳ型
半導体素子が得られた。
数の単位素子を集積し、各単位素子の電極に共通に電極
体が圧接するＭＯＳ型半導体素子において、不良な単位
素子のソース電極ばかりでなく、その下のゲート電極,
ソース領域およびウエル領域をすべて除去することによ
り、動作時の誤点弧や電極体の基板との圧接による短絡
などの可能性がなくなり、非常に信頼性の高いＭＯＳ型
半導体素子が得られた。
【図１】本発明の一実施例のＩＧＢＴ製造工程を(a) な
いし(d) の順に示す断面図
いし(d) の順に示す断面図
【図２】ＩＧＢＴの半導体基板の一例の平面図
１ ｎ- 層 ２ ｐ+ ドレイン層 ３ ｐ+ ウエル ４ ｎ+ ソース領域 ５ ゲート酸化膜 ５１ ＰＳＧ膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 保護膜 １０ 凹部 １１ シリコン基板 １２ 単位ＩＧＢＴ １５ 不良単位素子
Claims (3)
- 【請求項１】第一導電型の第一領域の表面層内に第二導
電型の第二領域が選択的に形成され、その第二領域のそ
れぞれの表面層内に選択的に第一導電型の第三領域が形
成され、第二領域の第一領域および第三領域にはさまれ
た部分をチャネル形成領域としてその上にゲート絶縁膜
を介してゲート電極が設けられ、第二領域および第三領
域に共通にソース電極が接触する単位素子の複数個が１
枚の半導体基板に形成され、各単位素子のソース電極に
共通に電極体が圧接するＭＯＳ型半導体素子の製造方法
において、各単位素子の電気的特性を測定後、特性規定
値を満足しない不良単位素子のソース電極, ゲート電
極, 第三領域および第二領域を除去することを特徴とす
るＭＯＳ型半導体素子の製造方法。 - 【請求項２】不良単位素子以外の単位素子を保護膜で被
覆したのち、ソース電極, ゲート電極, 第三領域および
第二領域をそれぞれに適応したエッチング液でエッチン
グして除去する請求項１記載のＭＯＳ型半導体素子の製
造方法。 - 【請求項３】半導体基板の除去された部分に絶縁物を充
填する請求項１あるいは２記載のＭＯＳ型半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19559091A JPH0541485A (ja) | 1991-08-06 | 1991-08-06 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19559091A JPH0541485A (ja) | 1991-08-06 | 1991-08-06 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541485A true JPH0541485A (ja) | 1993-02-19 |
Family
ID=16343681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19559091A Pending JPH0541485A (ja) | 1991-08-06 | 1991-08-06 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470631B1 (en) * | 1998-03-05 | 2008-12-30 | Micron Technology, Inc. | Methods for fabricating residue-free contact openings |
-
1991
- 1991-08-06 JP JP19559091A patent/JPH0541485A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470631B1 (en) * | 1998-03-05 | 2008-12-30 | Micron Technology, Inc. | Methods for fabricating residue-free contact openings |
| US7700497B2 (en) | 1998-03-05 | 2010-04-20 | Micron Technology, Inc. | Methods for fabricating residue-free contact openings |
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