JPH0541501A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0541501A JPH0541501A JP3194421A JP19442191A JPH0541501A JP H0541501 A JPH0541501 A JP H0541501A JP 3194421 A JP3194421 A JP 3194421A JP 19442191 A JP19442191 A JP 19442191A JP H0541501 A JPH0541501 A JP H0541501A
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Abstract
(57)【要約】
【目的】 一の２端子記憶装置のメモリに記憶されてい
る記憶データを他の２端子記憶装置のメモリに移送する
のに要する時間の短縮を図る。 【構成】 一の２端子記憶装置の第１メモリ１Ａと他の
２端子記憶装置の第２メモリ１Ｂとの間には信号伝達制
御回路６Ａが配置されている。信号伝達制御回路６Ａと
第１及び第２メモリ１Ａ，１Ｂとは横方向記憶データ伝
送線７Ａにより接続されている。クロック信号線８がＬ
状態になると第１メモリ１Ａの記憶データが信号伝達制
御回路６Ａに伝達、保持され、クロック信号８がＨ状態
になると信号伝達制御回路６Ａに保持されている記憶デ
ータは第２メモリ１Ｂに伝達、保持される。
る記憶データを他の２端子記憶装置のメモリに移送する
のに要する時間の短縮を図る。 【構成】 一の２端子記憶装置の第１メモリ１Ａと他の
２端子記憶装置の第２メモリ１Ｂとの間には信号伝達制
御回路６Ａが配置されている。信号伝達制御回路６Ａと
第１及び第２メモリ１Ａ，１Ｂとは横方向記憶データ伝
送線７Ａにより接続されている。クロック信号線８がＬ
状態になると第１メモリ１Ａの記憶データが信号伝達制
御回路６Ａに伝達、保持され、クロック信号８がＨ状態
になると信号伝達制御回路６Ａに保持されている記憶デ
ータは第２メモリ１Ｂに伝達、保持される。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に関し、特に
２つのデータ入出力用端子を持つメモリの各データ入出
力用端子からデータを独立してリード及びライトできる
２端子記憶装置を複数個有する記憶装置に関する。
２つのデータ入出力用端子を持つメモリの各データ入出
力用端子からデータを独立してリード及びライトできる
２端子記憶装置を複数個有する記憶装置に関する。
【０００２】
【従来の技術】図３は従来から知られており２端子記憶
装置を複数個有する記憶装置を示している。同図におい
て、１０１Ａ，１０１Ｂは２つのデータ入出力用端子を
持ちデータを記憶する第１及び第２メモリ、１０２Ａ，
１０２Ｂ，１０２Ｃ，１０２Ｄは第１及び第２メモリ１
０１Ａ，１０１Ｂへのデータのリード及びライトの制御
をするメモリ制御回路、１０３，１０３，…はメモリ制
御回路１０２Ａ〜１０２Ｄに対してアクセス制御の指示
をするためのアクセス信号線、１０４，１０４，…はメ
モリ制御回路１０２Ａ〜１０２Ｄに対してデータのリー
ド及びライトの指示をするためのリード／ライト信号
線、１０５Ａ，１０５Ｂはメモリ制御回路１０２Ａ〜１
０２Ｄを介してデータの伝達をするデータ線である。
装置を複数個有する記憶装置を示している。同図におい
て、１０１Ａ，１０１Ｂは２つのデータ入出力用端子を
持ちデータを記憶する第１及び第２メモリ、１０２Ａ，
１０２Ｂ，１０２Ｃ，１０２Ｄは第１及び第２メモリ１
０１Ａ，１０１Ｂへのデータのリード及びライトの制御
をするメモリ制御回路、１０３，１０３，…はメモリ制
御回路１０２Ａ〜１０２Ｄに対してアクセス制御の指示
をするためのアクセス信号線、１０４，１０４，…はメ
モリ制御回路１０２Ａ〜１０２Ｄに対してデータのリー
ド及びライトの指示をするためのリード／ライト信号
線、１０５Ａ，１０５Ｂはメモリ制御回路１０２Ａ〜１
０２Ｄを介してデータの伝達をするデータ線である。
【０００３】以下、このような構成を有する記憶装置の
動作について説明する。
動作について説明する。
【０００４】第１メモリ１０１Ａに記憶されている記憶
データを隣の第２メモリ１０１Ｂへ移送する場合には、
アクセス信号線１０３のアクセス信号及びリード／ライ
ト信号線１０４のリード信号によってメモリ制御回路１
０２Ａが第１メモリ１０１Ａにリードアクセスして第１
メモリ１０１Ａから記憶データをデータ線１０５Ａに読
み出し、その後、データ線１０５Ａに読み出された記憶
データは、アクセス信号線１０３のアクセス信号及びリ
ード／ライト信号線１０４のライト信号によってメモリ
制御回路１０２Ｃが第２メモリ１０２Ｂにライトアクセ
スして第２メモリ１０２Ｂに書き込まれる。
データを隣の第２メモリ１０１Ｂへ移送する場合には、
アクセス信号線１０３のアクセス信号及びリード／ライ
ト信号線１０４のリード信号によってメモリ制御回路１
０２Ａが第１メモリ１０１Ａにリードアクセスして第１
メモリ１０１Ａから記憶データをデータ線１０５Ａに読
み出し、その後、データ線１０５Ａに読み出された記憶
データは、アクセス信号線１０３のアクセス信号及びリ
ード／ライト信号線１０４のライト信号によってメモリ
制御回路１０２Ｃが第２メモリ１０２Ｂにライトアクセ
スして第２メモリ１０２Ｂに書き込まれる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、第１メモリ１０１Ａに記憶されている
記憶データを隣の第２メモリ１０１Ｂに移送するために
は、記憶データをリードアクセスによって第１メモリ１
０１Ａからデータ線１０５Ａに読み出した後、ライトア
クセスによって第２メモリ１０１Ｂに書き込まなくては
ならず、記憶データの移送処理に時間がかかるという問
題点を有していた。
ような構成では、第１メモリ１０１Ａに記憶されている
記憶データを隣の第２メモリ１０１Ｂに移送するために
は、記憶データをリードアクセスによって第１メモリ１
０１Ａからデータ線１０５Ａに読み出した後、ライトア
クセスによって第２メモリ１０１Ｂに書き込まなくては
ならず、記憶データの移送処理に時間がかかるという問
題点を有していた。
【０００６】前記に鑑み、本発明は、一の２端子記憶装
置のメモリに記憶されている記憶データを他の２端子記
憶装置のメモリに移送するのに要する時間の短縮を図る
ことを目的とする。
置のメモリに記憶されている記憶データを他の２端子記
憶装置のメモリに移送するのに要する時間の短縮を図る
ことを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、相隣る２端子記憶装置のメモリ同士を記
憶データ伝送線で接続すると共に、相隣る２端子記憶装
置同士の間に一の２端子記憶装置のメモリの記憶データ
を他の２端子記憶装置のメモリに移送せしめる記憶デー
タ伝達制御回路を設けるものである。
め、本発明は、相隣る２端子記憶装置のメモリ同士を記
憶データ伝送線で接続すると共に、相隣る２端子記憶装
置同士の間に一の２端子記憶装置のメモリの記憶データ
を他の２端子記憶装置のメモリに移送せしめる記憶デー
タ伝達制御回路を設けるものである。
【０００８】具体的に本発明が講じた解決手段は、２つ
のデータ入出力用端子を持つメモリと、アクセス制御の
指示をするためのアクセス信号線とデータのリード及び
ライトの指示をするためのリード／ライト信号線とデー
タの伝達をするデータ線とが各々接続されており前記２
つのデータ入出力端子からのデータのリード及びライト
を制御する２つのメモリ制御回路とを有する２端子記憶
装置が縦方向及び横方向に各々複数個ずつ配置されてな
る記憶装置を対象とし、縦方向及び横方向に相隣る２端
子記憶装置同士の間に各々配置され且つ両側に位置する
２端子記憶装置の各メモリと記憶データ伝送線を介して
接続されており、一側に位置する２端子記憶装置のメモ
リから該メモリに記憶されている記憶データを前記記憶
データ伝送線を介して受けると共に受けた記憶データを
前記記憶データ伝送線を介して他側に位置する２端子記
憶装置のメモリに送る記憶データ伝達制御回路を備えて
いる構成とするものである。
のデータ入出力用端子を持つメモリと、アクセス制御の
指示をするためのアクセス信号線とデータのリード及び
ライトの指示をするためのリード／ライト信号線とデー
タの伝達をするデータ線とが各々接続されており前記２
つのデータ入出力端子からのデータのリード及びライト
を制御する２つのメモリ制御回路とを有する２端子記憶
装置が縦方向及び横方向に各々複数個ずつ配置されてな
る記憶装置を対象とし、縦方向及び横方向に相隣る２端
子記憶装置同士の間に各々配置され且つ両側に位置する
２端子記憶装置の各メモリと記憶データ伝送線を介して
接続されており、一側に位置する２端子記憶装置のメモ
リから該メモリに記憶されている記憶データを前記記憶
データ伝送線を介して受けると共に受けた記憶データを
前記記憶データ伝送線を介して他側に位置する２端子記
憶装置のメモリに送る記憶データ伝達制御回路を備えて
いる構成とするものである。
【０００９】
【作用】前記の構成により、記憶データ伝達制御回路
は、一の２端子記憶装置のメモリから記憶データ伝送線
を介して記憶データを受け、受けた記憶データを記憶デ
ータ伝送線を介して他の２端子記憶装置のメモリに送
る。このため、記憶データをリードアクセスによって一
の２端子記憶装置のメモリからデータ線に一旦読み出し
た後、読み出した記憶データをライトアクセスによって
他の２端子記憶装置のメモリに書き込む作業が不要にな
る。
は、一の２端子記憶装置のメモリから記憶データ伝送線
を介して記憶データを受け、受けた記憶データを記憶デ
ータ伝送線を介して他の２端子記憶装置のメモリに送
る。このため、記憶データをリードアクセスによって一
の２端子記憶装置のメモリからデータ線に一旦読み出し
た後、読み出した記憶データをライトアクセスによって
他の２端子記憶装置のメモリに書き込む作業が不要にな
る。
【００１０】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【００１１】図１は本発明の第１実施例に係る記憶装置
の構成を示すものである。
の構成を示すものである。
【００１２】図１において、１Ａ，１Ｂは各々２つのデ
ータ入出力用端子を有しデータを記憶する第１及び第２
メモリ、２Ａ，２Ｂ，２Ｃ，２Ｄは第１及び第２メモリ
１Ａ，１Ｂへのデータのリード及びライトの制御をする
メモリ制御回路、３，３，…はメモリ制御回路２Ａ〜２
Ｄに対してアクセス制御を行なうためのアクセス信号
線、４，４，…はメモリ制御回路２Ａ〜２Ｄに対してデ
ータのリード及びライトの指示をするためのリード／ラ
イト信号線、５，５はメモリ制御回路２Ａ〜２Ｄを介し
てデータの伝達をするデータ線である。以上説明した第
１メモリ１Ａ及びメモリ制御回路２Ａ，２Ｂによって第
１の２端子記憶装置が構成され、第２メモリ２Ｂ及びメ
モリ制御回路２Ｃ，２Ｄによって第２の２端子記憶装置
が構成されている。
ータ入出力用端子を有しデータを記憶する第１及び第２
メモリ、２Ａ，２Ｂ，２Ｃ，２Ｄは第１及び第２メモリ
１Ａ，１Ｂへのデータのリード及びライトの制御をする
メモリ制御回路、３，３，…はメモリ制御回路２Ａ〜２
Ｄに対してアクセス制御を行なうためのアクセス信号
線、４，４，…はメモリ制御回路２Ａ〜２Ｄに対してデ
ータのリード及びライトの指示をするためのリード／ラ
イト信号線、５，５はメモリ制御回路２Ａ〜２Ｄを介し
てデータの伝達をするデータ線である。以上説明した第
１メモリ１Ａ及びメモリ制御回路２Ａ，２Ｂによって第
１の２端子記憶装置が構成され、第２メモリ２Ｂ及びメ
モリ制御回路２Ｃ，２Ｄによって第２の２端子記憶装置
が構成されている。
【００１３】また、同図において、６Ａは横方向に相隣
る第１メモリ１Ａと第２メモリ１Ｂとの間に配置された
信号伝達制御回路であって、該信号伝達制御回路６Ａと
第１及び第２メモリ１Ａ，１Ｂとは記憶データの伝達を
行なう横方向記憶データ伝送線７Ａで接続されている。
また、６Ｂ，６Ｂは縦方向に相隣る第１メモリ１Ａと第
３メモリ（図示は省略している）との間及び第２メモリ
１Ｂと第４メモリ（図示は省略している）との間に各々
配置された信号伝達制御回路であって、該信号伝達制御
回路６Ｂと第１〜第４メモリとは縦方向記憶データ伝送
線７Ｂ，７Ｂで各々接続されている。
る第１メモリ１Ａと第２メモリ１Ｂとの間に配置された
信号伝達制御回路であって、該信号伝達制御回路６Ａと
第１及び第２メモリ１Ａ，１Ｂとは記憶データの伝達を
行なう横方向記憶データ伝送線７Ａで接続されている。
また、６Ｂ，６Ｂは縦方向に相隣る第１メモリ１Ａと第
３メモリ（図示は省略している）との間及び第２メモリ
１Ｂと第４メモリ（図示は省略している）との間に各々
配置された信号伝達制御回路であって、該信号伝達制御
回路６Ｂと第１〜第４メモリとは縦方向記憶データ伝送
線７Ｂ，７Ｂで各々接続されている。
【００１４】以下、このように構成された記憶装置の動
作を説明する。
作を説明する。
【００１５】まず、第１及び第２メモリ１Ａ，１Ｂに記
憶されているデータを読み出す動作について説明する。
メモリ制御回路２Ａ〜２Ｄに接続したアクセス信号線３
をＨの状態に設定し、リード／ライト信号線４をＬの状
態に設定することにより、メモリ制御回路２Ａ〜２Ｄは
第１メモリ１Ａ或いは第２メモリ１Ｂのデータをデータ
線５に読み出す。
憶されているデータを読み出す動作について説明する。
メモリ制御回路２Ａ〜２Ｄに接続したアクセス信号線３
をＨの状態に設定し、リード／ライト信号線４をＬの状
態に設定することにより、メモリ制御回路２Ａ〜２Ｄは
第１メモリ１Ａ或いは第２メモリ１Ｂのデータをデータ
線５に読み出す。
【００１６】次に、データ線５のデータをメモリ１Ａ，
１Ｂに記憶する動作を説明する。メモリ制御回路２Ａ〜
２Ｄに接続したアクセス信号線３をＨの状態に設定し、
リード／ライト信号線４をＬの状態に設定することによ
り、メモリ制御回路２Ａ〜２Ｄはデータ線５より伝達さ
れたデータをメモリ１に書き込む。
１Ｂに記憶する動作を説明する。メモリ制御回路２Ａ〜
２Ｄに接続したアクセス信号線３をＨの状態に設定し、
リード／ライト信号線４をＬの状態に設定することによ
り、メモリ制御回路２Ａ〜２Ｄはデータ線５より伝達さ
れたデータをメモリ１に書き込む。
【００１７】次に、第１メモリ１Ａの記憶データを横方
向に相隣る第２メモリ１Ｂへ移送する動作について説明
する。信号伝達制御回路６Ａに接続されているクロック
信号線８をＬの状態に設定すると、第１メモリ１Ａの記
憶データは横方向記憶データ伝送線７Ａを介して信号伝
達制御回路６Ａに伝達、保持される。次に、前記クロッ
ク信号線８をＨの状態に設定すると信号伝達制御回路６
Ａが保持している記憶データは横方向記憶データ伝送線
７Ａを介して第２メモリ１Ｂに伝達、保持される。この
ようにして、第１メモリ１Ａの記憶データは第２メモリ
１Ｂに移送される。
向に相隣る第２メモリ１Ｂへ移送する動作について説明
する。信号伝達制御回路６Ａに接続されているクロック
信号線８をＬの状態に設定すると、第１メモリ１Ａの記
憶データは横方向記憶データ伝送線７Ａを介して信号伝
達制御回路６Ａに伝達、保持される。次に、前記クロッ
ク信号線８をＨの状態に設定すると信号伝達制御回路６
Ａが保持している記憶データは横方向記憶データ伝送線
７Ａを介して第２メモリ１Ｂに伝達、保持される。この
ようにして、第１メモリ１Ａの記憶データは第２メモリ
１Ｂに移送される。
【００１８】また、第１メモリ１Ａの記憶データの縦方
向に相隣る第３メモリへの移送、及び第２メモリ１Ｂの
記憶データの縦方向に相隣る第４メモリへの移送につい
ては、前記同様、信号伝達制御回路６Ｂに接続されてい
るクロック信号線８をＬの状態にした後にＨの状態にす
ることにより可能である。
向に相隣る第３メモリへの移送、及び第２メモリ１Ｂの
記憶データの縦方向に相隣る第４メモリへの移送につい
ては、前記同様、信号伝達制御回路６Ｂに接続されてい
るクロック信号線８をＬの状態にした後にＨの状態にす
ることにより可能である。
【００１９】以上のように第１実施例によれば、第１メ
モリ１Ａの記憶データは横方向記憶データ伝送線７Ａ及
び信号伝達制御回路６Ａを介して第２メモリ１Ｂに移送
でき、また第１メモリ１Ａの記憶データ或いは第２メモ
リ１Ｂの記憶データは縦方向記憶データ伝送線７Ｂ及び
信号伝達制御回路６Ｂを介して第３メモリ或いは第４メ
モリに移送できるので、メモリ間の記憶データの移送を
する際に記憶データをデータ線５に一旦読み出す必要が
ないので、メモリ間の記憶データの移送に要する時間を
短縮することができる。
モリ１Ａの記憶データは横方向記憶データ伝送線７Ａ及
び信号伝達制御回路６Ａを介して第２メモリ１Ｂに移送
でき、また第１メモリ１Ａの記憶データ或いは第２メモ
リ１Ｂの記憶データは縦方向記憶データ伝送線７Ｂ及び
信号伝達制御回路６Ｂを介して第３メモリ或いは第４メ
モリに移送できるので、メモリ間の記憶データの移送を
する際に記憶データをデータ線５に一旦読み出す必要が
ないので、メモリ間の記憶データの移送に要する時間を
短縮することができる。
【００２０】図２は本発明の第２実施例に係る記憶装置
の構成を示すものである。
の構成を示すものである。
【００２１】同図において、１Ａ，１Ｂは第１及び第２
メモリ、２Ａ〜２Ｄはメモリ制御回路、３，３，…はア
クセス信号線、４，４，…はリード／ライト信号線、
５，５はデータ線、６Ａ，６Ｂ，６Ｂは信号伝達制御回
路、７Ａは横方向記憶データ伝送線、７Ｂ，７Ｂは縦方
向記憶データ伝送線、８，８はクロック信号線であっ
て、これらは前記第１実施例に係る記憶装置のものと同
様の機能である。
メモリ、２Ａ〜２Ｄはメモリ制御回路、３，３，…はア
クセス信号線、４，４，…はリード／ライト信号線、
５，５はデータ線、６Ａ，６Ｂ，６Ｂは信号伝達制御回
路、７Ａは横方向記憶データ伝送線、７Ｂ，７Ｂは縦方
向記憶データ伝送線、８，８はクロック信号線であっ
て、これらは前記第１実施例に係る記憶装置のものと同
様の機能である。
【００２２】第２実施例の特徴は、データ伝達方向制御
信号線９，９を信号伝達制御回路６Ａ，６Ｂ，６Ｂに各
々接続し、各メモリ１Ａ，１Ｂの記憶データを伝達する
方向を制御するように構成した点である。
信号線９，９を信号伝達制御回路６Ａ，６Ｂ，６Ｂに各
々接続し、各メモリ１Ａ，１Ｂの記憶データを伝達する
方向を制御するように構成した点である。
【００２３】以下、このように構成された記憶装置の動
作を説明する。
作を説明する。
【００２４】まず、データ伝達方向制御信号線９がＬ状
態の場合は、第１実施例の動作と同じであって、第１メ
モリ１Ａの記憶データは横方向記憶データ伝送線７Ａを
介して第２メモリ１Ｂに移送され、第１メモリ１Ａ或い
は第２メモリ１Ｂの記憶データは縦方向記憶データ伝送
線７Ｂを介して第３メモリ或いは第４メモリに移送され
る。
態の場合は、第１実施例の動作と同じであって、第１メ
モリ１Ａの記憶データは横方向記憶データ伝送線７Ａを
介して第２メモリ１Ｂに移送され、第１メモリ１Ａ或い
は第２メモリ１Ｂの記憶データは縦方向記憶データ伝送
線７Ｂを介して第３メモリ或いは第４メモリに移送され
る。
【００２５】一方、データ伝達方向制御信号線９がＨ状
態の場合には、記憶データの伝達方向はデータ伝達方向
制御信号線９がＬ状態の場合とは逆になる。つまり、ク
ロック信号線８をＬの状態に設定すると、第２メモリ１
Ｂの記憶データが横方向記憶データ伝送線７Ａを介して
信号伝達制御回路６Ａに伝達、保持され、次にクロック
信号線８をＨの状態に設定すると、信号伝達制御回路６
Ａが保持している記憶データは横方向記憶データ伝送線
７Ａを介して第１メモリ１Ａに伝達され、保持される。
態の場合には、記憶データの伝達方向はデータ伝達方向
制御信号線９がＬ状態の場合とは逆になる。つまり、ク
ロック信号線８をＬの状態に設定すると、第２メモリ１
Ｂの記憶データが横方向記憶データ伝送線７Ａを介して
信号伝達制御回路６Ａに伝達、保持され、次にクロック
信号線８をＨの状態に設定すると、信号伝達制御回路６
Ａが保持している記憶データは横方向記憶データ伝送線
７Ａを介して第１メモリ１Ａに伝達され、保持される。
【００２６】以上のように、第２実施例に係る記憶装置
によると、データ伝達方向制御信号線９を信号伝達制御
回路６Ａ，６Ｂ，６Ｂに接続し、記憶データを記憶デー
タ伝送線７を介して伝達する方向を制御するように構成
したため、第１実施例の効果に加えて、各メモリ１Ａ，
１Ｂの記憶データを横方向の左右いずれの方向及び縦方
向の上下いずれの方向へも自由に伝達することができ
る。
によると、データ伝達方向制御信号線９を信号伝達制御
回路６Ａ，６Ｂ，６Ｂに接続し、記憶データを記憶デー
タ伝送線７を介して伝達する方向を制御するように構成
したため、第１実施例の効果に加えて、各メモリ１Ａ，
１Ｂの記憶データを横方向の左右いずれの方向及び縦方
向の上下いずれの方向へも自由に伝達することができ
る。
【００２７】
【発明の効果】以上説明したように、本発明に係る記憶
装置によると、相隣る２端子記憶装置同士の間に信号伝
達制御回路を配置し、且つ該信号伝達制御信号と両側の
２端子記憶装置の各メモリとを記憶データ伝送線で接続
したため、信号伝達制御回路は一の２端子記憶装置のメ
モリから記憶データ伝送線を介して記憶データを受ける
と共に受けた記憶データを記憶データ伝送線を介して他
の２端子記憶装置のメモリに送ることができるため、一
の２端子記憶装置のメモリから他の２端子記憶装置のメ
モリへ記憶データを移送する際にデータ線を介在させる
必要がないので、２端子記憶装置のメモリ間の記憶デー
タの移送時間を短縮することができる。
装置によると、相隣る２端子記憶装置同士の間に信号伝
達制御回路を配置し、且つ該信号伝達制御信号と両側の
２端子記憶装置の各メモリとを記憶データ伝送線で接続
したため、信号伝達制御回路は一の２端子記憶装置のメ
モリから記憶データ伝送線を介して記憶データを受ける
と共に受けた記憶データを記憶データ伝送線を介して他
の２端子記憶装置のメモリに送ることができるため、一
の２端子記憶装置のメモリから他の２端子記憶装置のメ
モリへ記憶データを移送する際にデータ線を介在させる
必要がないので、２端子記憶装置のメモリ間の記憶デー
タの移送時間を短縮することができる。
【図１】本発明の第１実施例に係る記憶装置の構成図で
ある。
ある。
【図２】本発明の第２実施例に係る記憶装置の構成図で
ある。
ある。
【図３】従来の記憶装置の概略構成図である。
１Ａ…第１メモリ １Ｂ…第２メモリ ２Ａ，２Ｂ，２Ｃ，２Ｄ…メモリ制御回路 ３…アクセス信号線 ４…リード／ライト信号線 ５…データ線 ６Ａ，６Ｂ…信号伝達制御回路 ７Ａ…横方向記憶データ伝送線 ７Ｂ…縦方向記憶データ伝送線 ８…クロック信号線 ９…データ伝達方向制御信号線 １０１Ａ…第１メモリ １０１Ｂ…第２メモリ １０２Ａ，１０２Ｂ，１０２Ｃ，１０２Ｄ…メモリ制御
回路 １０３…アクセス信号線 １０４…リード／ライト信号線 １０５Ａ，１０５Ｂ…データ線
回路 １０３…アクセス信号線 １０４…リード／ライト信号線 １０５Ａ，１０５Ｂ…データ線
Claims (1)
- 【請求項１】 ２つのデータ入出力用端子を持つメモリ
と、アクセス制御の指示をするためのアクセス信号線と
データのリード及びライトの指示をするためのリード／
ライト信号線とデータの伝達をするデータ線とが各々接
続されており前記２つのデータ入出力端子からのデータ
のリード及びライトを制御する２つのメモリ制御回路と
を有する２端子記憶装置が縦方向及び横方向に各々複数
個ずつ配置されてなる記憶装置であって、縦方向及び横
方向に相隣る２端子記憶装置同士の間に各々配置され且
つ両側に位置する２端子記憶装置の各メモリと記憶デー
タ伝送線を介して接続されており、一側に位置する２端
子記憶装置のメモリから該メモリに記憶されている記憶
データを前記記憶データ伝送線を介して受けると共に受
けた記憶データを前記記憶データ伝送線を介して他側に
位置する２端子記憶装置のメモリに送る記憶データ伝達
制御回路を備えていることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194421A JPH0541501A (ja) | 1991-08-02 | 1991-08-02 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194421A JPH0541501A (ja) | 1991-08-02 | 1991-08-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541501A true JPH0541501A (ja) | 1993-02-19 |
Family
ID=16324328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194421A Withdrawn JPH0541501A (ja) | 1991-08-02 | 1991-08-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541501A (ja) |
-
1991
- 1991-08-02 JP JP3194421A patent/JPH0541501A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |