JPH0552979B2

JPH0552979B2 -

Info

Publication number: JPH0552979B2
Application number: JP62019299A
Authority: JP
Inventors: Tamio Shimizu
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-01-28
Filing date: 1987-01-28
Publication date: 1993-08-06
Also published as: JPS63186362A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリ装置に関し、特に複数ポ
ートを有する半導体メモリ装置に関する。

〔従来の技術〕

従来の半導体メモリ装置には制御信号とアドレ
ス信号入力とデータ入出力とを行なうためのポー
トを複数有しているものがあり、各ポートを介し
て複数の外部装置は半導体メモリ装置に独立して
アクセスすることができる。

複数のポートが２つの場合について以下に述べ
る。

従来例を第３図を参照して説明する。

第３図において、第３のメモリ３００が２つの
ポート３０１，３０２をもつている。第１のポー
ト３０１には第１の中央処理装置（以下、CPU
という）３０３と、第１のメモリ３０４とが第１
のアドレスバス３０５と、第１のデータバス３０
６とを介して接続されており、一方、第２のポー
ト３０２には第２のCPU３０７と第２のメモリ
３０８とが第２のアドレスバス３０９と、第２の
データバス３１０とを介して接続されている。

かかる接続により第１のCPU３０３と第２の
CPU３０７とは第３のメモリ３００に対してそ
れぞれのポート３０１，３０２からデータ書き込
みと読み出しとができ、その結果、第３のメモリ
３００を共有することができる。

しかしながら、一般的に複数のポートを持つメ
モリは高密度化が難しいので、高価となり、メモ
リの記憶容量を大きくできない。その結果、それ
ぞれのCPU３０３，３０７は他に記憶容量の大
きなメモリ３０４，３０８を専用に備えており、
第３図では、第３のメモリ３００は小容量で、第
１のメモリ３０４と、第２のメモリ３０８とは比
較的大容量である。

〔発明が解決しようとする問題点〕

したがつて、従来の複数ポートを有する半導体
メモリ装置を含むシステムでは、その製造原価を
上昇させることなく十分な記憶容量を確保しよう
とすると、各CPUに専用のメモリ装置を設けな
ければならず、その結果、他のCPUの専用メモ
リ装置に保存されているデータにアクセスするに
は、共用の半導体メモリ装置に予じめデータを転
送しなければならず、システムの効率が低下する
という問題点が生じる。

本発明の目的は高速でデータの転送が可能な複
数ポートを有する半導体メモリ装置を提供するこ
とである。

〔問題点を解決するための手段〕

本発明はデータを記憶可能な共通の内部メモリ
を有し、制御信号とアドレス信号とが供給され前
記内部メモリと外部機器との間でデータの授受を
可能にするポートを複数備えた半導体メモリ装置
において、前記複数のポートのうちの選択されたポートと
他の選択されたポートとの間でアドレス信号およ
び制御信号を転送する第１手段と、前記選択されたポートと他の選択されたポート
との間で前記内部メモリに記憶しているデータを
変更することなく転送する第２手段とをさらに備
えたことを特徴としている。

〔作用〕

上記構成の半導体記憶装置で例えば第３図に示
したようなシステムを構成すると、複数ポートの
うちの１つのポートに接続されたCPUはアドレ
ス信号と制御信号とを他のポートに接続されたメ
モリ等に供給し、該メモリとの間で直接データの
授受を行なうことができる。

〔実施例〕

次に、本発明について図面を参照して説明す
る。

第１図は本発明の第１の実施例の構成を示す電
気回路図である。第１実施例では２組のポート１
００，１０１が内部メモリ１０２に接続されてい
る。第１のポート１００のアドレス信号または制
御信号入力の端子１０３は、第１のインバータ１
０４の入力及び第１の出力ドライバ１０５の出力
に並列に接続されており、第１のインバータ１０
４の出力は第１のポートのメモリのアドレス入力
または制御信号入力と第２の出力ドライバ１０６
の入力にそれぞれ接続されており、第２のポート
１０１のアドレス信号または制御信号入力の端子
１０７は第２のインバータ１０８の入力及び第２
の出力ドライバ１０６の出力に接続されている。
第２のインバータ１０８の出力は第２のポート１
０１のメモリのアドレス入力または制御信号入力
と第１の出力ドライバ１０５の入力とに接続され
ている。信号ψ₁は第１の出力ドライバ１０５に
供給されて出力ドライバのインピーダンスと出力
とを制御する。信号ψ₂は第２の出力ドライバ１
０６に供給され、出力ドライバのインピーダンス
と出力とを制御する。

制御信号出力端子１１０については、第１のア
ンド回路１１１には信号ψ₁の逆相信号及び信号
ψ₂の逆相信号が供給されており、その出力は第
７の出力ドライバ１１２および第８の出力ドライ
バ１１３に接続されて、出力ドライバのインピー
ダンスを制御している。第７の出力ドライバ１１
２はメモリの第１のポート制御出力信号を入力
し、第１のポートの制御信号出力端子１１０に接
続している。第８の出力ドライバ１１３はメモリ
の第２のポート１０１の制御出力信号を入力し、
第２のポートの制御信号出力端子１１４に接続し
ている。第９の出力ドライバ１１５の入力は第２
のポート１０１の制御信号出力端子１１４に接続
され、出力は第１のポート１００の制御信号出力
端子１１０に接続されており、信号ψ₂によりイ
ンピーダンス状態が制御されている。第10の出力
ドライバ１１６の入力は第１のポート１００の制
御信号出力端子１１０に接続され、その出力は第
２のポート１０１の制御信号出力端子１１４に接
続されており、信号ψ₁によりインピーダンス状
態が制御されている。

第１のポート１００のデータ入出力端子１２０
は第３のインバータ１２１の入力と第３の出力ド
ライバ１２２の出力と第５のインバータ１２３の
入力と第５の出力ドライバ１２４の出力にそれぞ
れ接続され、第３のインバータ１２１の出力及び
第３の出力ドライバ１２２の入力は第１ポート１
００のメモリ入出力（以下、Ｉ／Ｏ）へ接続さ
れ、第５のインバータ１２３の出力及び第５の出
力ドライバ１２４の入力は第６のインバータ１２
５の出力及び第６の出力ドライバ１２６の入力と
に接続される。第２のポート１０１のデータ入出
力端子１２７は第４のインバータ１２８の入力と
第４の出力ドライバ１２９の出力と第６のインバ
ータ１２５の入力と第６の出力ドライバ１２６の
出力とにそれぞれ接続され、第４のインバータ１
２８の出力と第３の出力ドライバ１２２の入力と
は第２のポート１０１のメモリＩ／Ｏに接続され
ている。信号ψ₃は第３の出力ドライバ１２２に、
信号ψ₅は第３のインバータ１２１にそれぞれ入
力され、信号ψ₄は第４の出力ドライバ１２９に、
信号ψ₆は第４のインバータ１２８にそれぞれ入
力されている。信号ψ₉は第５の出力ドライバ１
２４に、信号ψ₇は第５のインバータ１２３にそ
れぞれ入力され、信号ψ₁₀は第６の出力ドライバ
１２６に、信号ψ₈は第６のインバータ１２５に
それぞれ入力されている。

次に、この実施例における動作を説明する。通
常メモリに対して書き込み読み出しを行う場合は
信号ψ₁，ψ₂をともに低レベルとする。これによ
り第１の出力ドライバ１０５および第２の出力ド
ライバ１０６はハイインピーダンス状態となり、
第１のポート１００及び第２のポート１０１に入
力されるアドレス入力信号または制御入力信号は
第１のインバータ１０４及び第２のインバータ１
０８を介して内部メモリ１０２に対する信号入力
となる。また、信号ψ₇、信号ψ₈及び信号ψ₉、信
号ψ₁₀もともに低レベルにする。これにより、第
５のインバータ１２３及び第６のインバータ１２
５の出力はハイインピーダンス状態となる。ま
た、信号ψ₉及び信号ψ₁₀が低レベルになると、第
５の出力ドライバ１２４及び第６の出力ドライバ
１２６はハイインピーダンス状態になる。したが
つて、第５の出力ドライバ１２４及び第６の出力
ドライバ１２６によつて第１のポート１００及び
第２のポート１０１のデータ入出力端子１２０，
１２７が影響を受けることはない。第１のポート
１００からメモリに対する書き込み動作を行なう
には、信号ψ₅を高レベルに、信号ψ₃を低レベル
にすることにより、第３のインバータ１２１はデ
ータ入出力端子１２０のデータをメモリＩ／Ｏに
対して出力する。一方、第３の出力ドライバ１２
２はハイインピーダンス状態なので、データ入出
力端子１２０のデータに影響を与えることはな
い。また読み出し時には信号ψ₅を低レベルに、
信号ψ₃を高レベルにそれぞれ移行させると、第
３のインバータ１２１はハイインピーダンス状態
となり、メモリのＩ／Ｏに対して影響を与えるこ
とはなく、第３の出力ドライバ１２２はメモリの
Ｉ／Ｏから供給されるデータをデータ出入力端子
１２０に出力する。

同様にして、第２のポート１０１に対しても書
き込み動作時には信号ψ₆を高レベルに、信号ψ₄
を低レベルに移行させ、これによつて第４のイン
バータ１２８にデータ入出力端子１２７のデータ
をメモリＩ／Ｏに対して転送させる。一方、第４
の出力ドライバ１２９はハイインピーダンス状態
となるので、データ入出力端子のデータに影響を
与えることはない。一方、読み出し時には信号
ψ₆を低レベルに、信号ψ₄を高レベルに移行させ、
第４のインバータ１２８をハイインピーダンス状
態にしてメモリＩ／Ｏに対する影響を排除する。
したがつて、第４の出力ドライバ１２９はメモリ
Ｉ／Ｏに現われるデータをデータ入出力端子に転
送する。制御信号出力端子においては、信号ψ₁
と信号ψ₂とがともに低レベルにあると第１のア
ンド回路１１１の出力は高レベルとなり、第７の
出力ドライバ１１２及び第８の出力ドライバ１１
３はメモリの制御信号出力に従つて第１のポート
１００及び第２のポート１０１に対してそれぞれ
のデータを出力する。また、信号ψ₁と信号ψ₂と
が低レベルなら、第９の出力ドライバ１１５及び
第10の出力ドライバ１１６はハイインピーダンス
状態となり、制御信号出力端子１１０，１１４に
対して何ら影響を与えない。

次に、一方のポートから他のポートに対してア
ドレス信号、制御信号及びデータを通過させる場
合の動作を説明する。まず第１のポート１００か
ら第２のポート１０１に対してアドレス信号およ
び制御信号を通過させ第１のポート側のCPUに
より第２のポート側のデータを入出力する場合を
考える。この場合、信号ψ₁を低レベルに、信号
ψ₂を高レベルに移行させる。これによつて第１
の出力ドライバ１０５はハイインピーダンス状態
となり、第１のポート１００のアドレスもしくは
制御信号の入力端子１０３に影響を与えることは
なくなる。第１のインバータ１０４及び第２のイ
ンバータ１０８は動作し、内部メモリ１０２に対
してアドレスもしくは制御信号を出力するが、こ
のモード時にはメモリを動作させないので、メモ
リに対してはすべて無関係である。第２の出力ド
ライバ１０６は第１のインバータ１０４の出力を
受けて第１のポート１００のアドレスもしくは制
御信号の入力信号を第２のポート１０１のアドレ
スもしくは制御信号の入出力端子１０７に出力す
る。なお、信号ψ₃、信号ψ₅、信号ψ₄、信号ψ₆は
すべて低レベルとする。これにより、第３のイン
バータ１２１、第３の出力ドライバ１２２、第４
のインバータ１２８、第４の出力ドライバ１２９
はすべてハイインピーダンス状態となり、内部メ
モリ１０２に対しては何ら影響を与えない。

次に、第１のポート１００から第２のポート１
０１に現われたデータを移動させる動作の場合に
は、信号ψ₇と信号ψ₁₀とを低レベルとし、信号ψ₈
と信号ψ₉とを高レベルにする。これにより第５
のインバータ１２３及び第６の出力ドライバ１２
６はハイインピーダンス状態となつて入出力のデ
ータに影響を与えることはない。一方、第６のイ
ンバータ１２５は第２のポート１０１のデータを
受けて第５の出力ドライバ１２４へ第２のポート
１０１のデータ入出力端子１２７に現われるデー
タを出力する。第５の出力ドライバ１２４は第６
のインバータ１２５の出力データを受けて第１の
ポート１００のデータ入出力端子１２０へ第２の
ポート１０１のデータを出力する。

第２のポート１０１から第１のポート１００に
現われたデータを移動させるときの動作も同様に
して、信号ψ₈、信号ψ₉を低レベルとし、信号ψ₇、
信号ψ₁₀を高レベルにする。この場合では、上記
とは逆に第５の出力ドライバ１２４及び第６のイ
ンバータ１２５がハイインピーダンス状態とな
り、データに対して何ら影響を与えない。第５の
インバータ１２３は第１のポート１００のデータ
を受けて第６の出力ドライバ１２６へ第１のポー
ト１００のデータ入出力端子１２０のデータを出
力する。第６の出力ドライバ１２６は第５のイン
バータ１２３の出力を受けて第２のポートのデー
タ入出力端子１２７へ第１のポート１００のデー
タを出力する。

これにより第１のポート１００から第２のポー
ト１０１に対してアドレスおよび制御信号を出力
し第１のポート１００と第２のポート１０１との
間でデータの入出力が可能となる。また信号ψ₂
が高レベルとなるので、第１のアンド回路１１１
の出力は低レベルとなり、第７の出力ドライバ１
１２及び第８の出力ドライバ１１３はハイインピ
ーダンス状態となり、制御信号出力端子に対して
無影響となる。第９の出力ドライバ１１５は信号
ψ₂の高レベルにより第２のポート１０１の制御
信号端子１１４のデータを第１のポート１００の
制御信号端子１１０に出力する。第10のドライバ
１１６は信号ψ₁が低レベルであるのでハイイン
ピーダンス状態となり、制御信号端子に無影響と
なる。これにより第１のポート１００から第２の
ポート１０１に対してのこのモードの要求制御信
号に対して第２のポート１０１から第１のポート
１００に対する応答の制御信号を出力することが
できる。

続いて第２のポート１０１から第１のポート１
００に対してアドレスおよび制御信号を出力し、
データを入出力する場合を考える。この場合は信
号ψ₁を高レベルに、信号ψ₂を低レベルにする。
その結果、アドレス及び制御信号入力に対して第
２の出力ドライバ１０６がハイインピーダンス状
態となつてデータの影響をなくし、第１の出力ド
ライバ１０５は第２のインバータ１０８の出力を
受けて第２のポート１０１のアドレスもしくは制
御信号を第１のポート１００のアドレスもしくは
制御信号の入出力端子１０３に出力する。制御信
号出力については、信号ψ₂の低レベルにより第
７の出力ドライバ１１２及び第８の出力ドライバ
１１３がハイインピーダンス状態となり、無影響
となる。また、第９の出力ドライバ１１５は信号
ψ₂の低レベルによりハイインピーダンス状態と
なり、同じく無影響となる。一方、第10の出力ド
ライバ１１６は信号ψ₁の高レベルにより第１の
ポート１００の制御信号出力端子１１０のデータ
を第２のポート１０１の制御信号出力端子１１４
へ出力する。データについての第１のポート１０
０から第２のポート１０１への移動動作、および
第２のポート１０１から第１のポート１００への
移動動作については、第１ポート１００から第２
ポート１０１に対してアドレスおよび制御信号を
出力する場合と同じである。

第１実施例では第１、第２インバータ１０４，
１０８、第１、第２、第７、第８、第９、第10の
出力ドライバーで第１手段が構成されており、第
３〜第６インバータ１２１，１２８，１２３，１
２５と第３〜第６出力ドライバー１２２，１２
９，１２４，１２６とで第２手段が構成されてい
る。

第２図は本発明の第２実施例の構成を示す回路
図である。

第１図に示した実施例に対してアドレス信号に
関する構成は共通とし、ここでは説明を省略す
る。第２図において第１のインバータ２０１は第
１のポート２０２のデータ入力を受けてメモリ
Ｉ／Ｏに対してデータを出力する。第１の出力ド
ライバ２０３はメモリＩ／Ｏのデータを受けて第
１のポート２０２のデータ入出力端子２０４にデ
ータを出力する。第２のインバータ２０５は第２
のポート２０６のデータ入力を受けてメモリＩ／
Ｏに対してデータを出力する。第２の出力ドライ
バ２０７はメモリＩ／Ｏのデータを受けて第２の
ポート２０６のデータ入出力端子２０８にデータ
を出力する。第１のバツフア２０９と第２のバツ
フア２１０とは第２のインバータ２０５の出力を
受けて入力とし、信号A₁により出力をコントロ
ールされてその出力は第１の出力ドライバ２０３
の入力信号となる。第３のバツフア２１１と第４
のバツフア２１２とは第１のインバータ２０１の
出力を受けて入力とし、信号A₂により出力をコ
ントロールされて、その出力は第２の出力ドライ
バ２０７の入力信号となる。

次に、この実施例の動作を説明する。第１のポ
ート２０２または第２のポート２０６からメモリ
に対する書き込み、読み出し動作の場合では信号
A₁、信号A₂を共に低レベルとする。これにより
第１のバツフア２０９、第２のバツフア２１０、
第３のバツフア２１１、第４のバツフア２１２は
全て出力ハイインピーダンス状態であり、メモリ
に対する書き込み、読み出しについて何ら障害に
ならない。第１のインバータ２０１、第１の出力
ドライバ２０３、第２のインバータ２０５および
第２の出力ドライバ２０７について通常のメモリ
に対する動作は第１実施例と同じである。

次に、データが第１のポート２０２から第２の
ポート２０６に対して移動する場合を考える。こ
のモードではメモリに対して動作禁止をすること
は第１実施例と同じである。信号W₁を高レベル、
信号R₁を低レベル、信号W₂を低レベル、信号R₂
を高レベルとして信号A₁を低レベル、信号A₂を
高レベルとする。このときには第１の出力ドライ
バ２０３、第１のバツフア２０９、第２のバツフ
ア２１０および第２のインバータ２０５は出力が
ハイインピーダンス状態となる。第１のインバー
タ２０１は第１のポート２０２の入力を受けて第
３のバツフア２１１及び第４のバツフア２１２の
入力に対して第１のポート２０２のデータを出力
する。第３のバツフア２１１及び第４のバツフア
２１２はそのデータを受けて第２の出力ドライバ
２０７の入力に対してデータを出力する。第２の
出力ドライバ２０７はそのデータを受けて第２の
ポート２０６の入出力端子に対して第１のポート
２０２の入力データを出力する。これによつて第
１のポート２０２から第２のポート２０６に対し
てデータが移動される。

また第２のポート２０６から第１のポート２０
２に対してデータを移動する場合には、同様にし
て信号W₁を低レベル、信号R₁を高レベル、信号
A₁を高レベル、信号A₂を低レベル、信号W₂を高
レベル、信号R₂を低レベルにそれぞれする。こ
れによつて第１のインバータ２０１、第３のバツ
フア２１１、第４のバツフア２１２、第２の出力
ドライバ２０７の出力がハイインピーダンス状態
となる。第２のポート２０６から入力されたデー
タは、第２のインバータ２０５により第１のバツ
フア２０９及び第２のバツフア２１０に入力され
る。第１のバツフア２０９及び第２のバツフア２
１０はそのデータを第１の出力ドライバ２０３の
入力に出力して、第１の出力ドライバ２０３は第
２のポート２０６で入力されたデータを第１のポ
ート２０２の入出力端子２０４に出力する。

これによつて第２のポート２０６から第１のポ
ート２０２へのデータの移動が可能である。

この実施例においては第１実施例に比較してメ
モリＩ／Ｏのバス及び入出力回路を共用として使
用しているために、回路が小さく構成できるとい
う利点がある。

上記第１、第２のインバータ２０１，２０５、
第１、第２の出力ドライバ２０３，２０７および
第１〜第４バツフア２０９，２１０，２１１，２
１２は全体として第２手段を構成している。

〔発明の効果〕

以上説明したように本発明はデータと記憶可能
な共通の内部メモリを有し、制御信号とアドレス
信号とが供給され前記内部メモリと外部機器との
間でデータの授受を可能にするポートを複数備え
た半導体メモリ装置において、前記複数のポートのうちの選択されたポートと
他の選択されたポートとの間でアドレス信号およ
び制御信号を転送する第１手段と、前記選択されたポートと他の選択されたポート
との間で前記内部メモリに記憶しているデータを
変更することなく転送する第２手段とをさらに備
えたとしたので１つのポートから他のポートに対
して直接にデータ転送を行うことを可能となり、
複数のCPUを有し、複数のバスをもつたシステ
ムに対してより高速でデータの転送ができ、効率
のよいシステムを構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示す回路
図、第２図は本発明の第２実施例の構成を示す回
路図、第３図は従来例及び本発明の適用例を示す
ブロツク図である。１００，２０２……第１のポート、１０１，２
０６……第２のポート、１０２……内部メモリ、
１０３，１０７……アドレス入力／制御信号入力
端子、１０４……第１インバータ、１０５……第
１出力ドライバ、１０６……第２出力ドライバ、
１０８……第２インバータ、１１０，１１４……
制御信号出力端子、１１１……第１アンド回路、
１１２……第７出力ドライバ、１１３……第８出
力ドライバ、１１５……第９出力ドライバ、１１
６……第10出力ドライバ、１２０，１２７……デ
ータ入出力端子、１２１……第３インバータ、１
２２……第３出力ドライバ、１２３……第５イン
バータ、１２４……第５出力ドライバ、１２５…
…第６インバータ、１２６……第６出力ドライ
バ、１２８……第４インバータ、１２９……第４
出力ドライバ、２０１……第１のインバータ、２
０３……第１出力ドライバ、２０４，２０８……
データ入出力端子、２０５……第２のインバー
タ、２０７……第２の出力ドライバ、２０９……
第１のバツフア、２１０……第２のバツフア、２
１１……第３のバツフア、２１２……第４のバツ
フア。

Claims

【特許請求の範囲】１データを記憶可能な共通の内部メモリを有
し、制御信号とアドレス信号とが供給され前記内
部メモリと外部機器との間でデータの授受を可能
にするポートを複数備えた半導体メモリ装置にお
いて、前記複数のポートのうちの選択されたポートと
他の選択されたポートとの間でアドレス信号およ
び制御信号を転送する第１手段と、前記選択されたポートと他の選択されたポート
との間で前記内部メモリに記憶しているデータを
変更することなく転送する第２手段とをさらに備
えたことを特徴とする半導体メモリ装置。