JPH0541660A - 分周回路ｉｃ - Google Patents
分周回路ｉｃInfo
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- JPH0541660A JPH0541660A JP3218033A JP21803391A JPH0541660A JP H0541660 A JPH0541660 A JP H0541660A JP 3218033 A JP3218033 A JP 3218033A JP 21803391 A JP21803391 A JP 21803391A JP H0541660 A JPH0541660 A JP H0541660A
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- JP
- Japan
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- frequency
- fet
- gate
- gate length
- gate width
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 不必要な電流を流さない分周回路ＩＣを提供
する。 【構成】 複数のＴ−ＦＦ１０〜１５が直列に接続され
て分周回路ＩＣが構成される。この場合、入力端子側の
Ｔ−ＦＦ１０のゲート長Ｌｇに対し、それに続くＴ−Ｆ
Ｆ１１のゲート長Ｌｇを長くする。以下、順次Ｔ−ＦＦ
１１よりＴ−ＦＦ１２の方のゲート長Ｌｇを長くするよ
うにして、不必要な電流を流さない構成としたことを特
徴としている。
する。 【構成】 複数のＴ−ＦＦ１０〜１５が直列に接続され
て分周回路ＩＣが構成される。この場合、入力端子側の
Ｔ−ＦＦ１０のゲート長Ｌｇに対し、それに続くＴ−Ｆ
Ｆ１１のゲート長Ｌｇを長くする。以下、順次Ｔ−ＦＦ
１１よりＴ−ＦＦ１２の方のゲート長Ｌｇを長くするよ
うにして、不必要な電流を流さない構成としたことを特
徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓＭＥＳＦＥＴ
などのＦＥＴ（電界効果トランジスタ）を用いた分周回
路ＩＣに関し、特に、その低電力化に関するものであ
る。
などのＦＥＴ（電界効果トランジスタ）を用いた分周回
路ＩＣに関し、特に、その低電力化に関するものであ
る。
【０００２】
【従来の技術】図１は本発明ならびに従来の分周回路の
構成例を示したもので、これにより従来の技術を説明す
る。図において、１０〜１５はＴ−ＦＦ（Ｔタイプープ
リップ・プロップ、T-Type Flip Flop）であり、１６は
被分周信号の入力端子、１７は分周された信号の出力端
子である。Ｔ−ＦＦ１０〜１５は入力された信号の周波
数を半分にして出力する機能を有している。従って、入
力端子１６から周波数ｆ0 の信号が入力すると、 Ｔ−ＦＦ１０の出力信号周波数ｆ1 はｆ0 ／２、 Ｔ−ＦＦ１１の出力信号周波数ｆ2 はｆ0 ／４ Ｔ−ＦＦ１２の出力信号周波数ｆ3 はｆ0 ／８ Ｔ−ＦＦ１３の出力信号周波数ｆ4 はｆ0 ／１６ となり、図１の例では、出力端子１７から出力される周
波数ｆ6 はｆ0 ／６４となる。当然、Ｔ−ＦＦを更に接
続することにより、ｆ0 ／１２８、ｆ0 ／２５６、……
と出力信号周波数を下げることができる。なお、各Ｔ−
ＦＦ１０〜１５の中に示すＣとＱはそれぞれ信号入力端
子と信号出力端子である。
構成例を示したもので、これにより従来の技術を説明す
る。図において、１０〜１５はＴ−ＦＦ（Ｔタイプープ
リップ・プロップ、T-Type Flip Flop）であり、１６は
被分周信号の入力端子、１７は分周された信号の出力端
子である。Ｔ−ＦＦ１０〜１５は入力された信号の周波
数を半分にして出力する機能を有している。従って、入
力端子１６から周波数ｆ0 の信号が入力すると、 Ｔ−ＦＦ１０の出力信号周波数ｆ1 はｆ0 ／２、 Ｔ−ＦＦ１１の出力信号周波数ｆ2 はｆ0 ／４ Ｔ−ＦＦ１２の出力信号周波数ｆ3 はｆ0 ／８ Ｔ−ＦＦ１３の出力信号周波数ｆ4 はｆ0 ／１６ となり、図１の例では、出力端子１７から出力される周
波数ｆ6 はｆ0 ／６４となる。当然、Ｔ−ＦＦを更に接
続することにより、ｆ0 ／１２８、ｆ0 ／２５６、……
と出力信号周波数を下げることができる。なお、各Ｔ−
ＦＦ１０〜１５の中に示すＣとＱはそれぞれ信号入力端
子と信号出力端子である。
【０００３】図２はＧａＡｓＭＥＳＦＥＴを用い、ＬＳ
ＣＦＬ(Low power Source CoupledFET Logic)と呼ぶ回
路形式で構成したＴ−ＦＦの回路図の例である。２０は
電源端子ＶSS、２１は電流源の電圧を設定する端子ＶCS
である。２２と２３はクロック信号入力端子、２４と２
５はクロック補信号（上記クロック信号入力端子２２と
２３に入力するクロック信号の補信号、極性が反対の信
号）入力端子である。
ＣＦＬ(Low power Source CoupledFET Logic)と呼ぶ回
路形式で構成したＴ−ＦＦの回路図の例である。２０は
電源端子ＶSS、２１は電流源の電圧を設定する端子ＶCS
である。２２と２３はクロック信号入力端子、２４と２
５はクロック補信号（上記クロック信号入力端子２２と
２３に入力するクロック信号の補信号、極性が反対の信
号）入力端子である。
【０００４】一般的に、１つのＴ−ＦＦ中に用いられる
ＦＥＴのゲート幅は、すべて同じに設定される。抵抗は
回路が誤ることなく動作する電圧が発生し、かつ高速動
作できるように小さめに設定される。例えばＦＥＴのゲ
ート幅Ｗｇが１０μｍの時、抵抗は１ＫΩなどという値
が設定される。この組み合わせを基に、例えばゲート幅
が２０μｍの場合は抵抗は５００Ω（なぜなら、ゲート
幅Ｗｇが２倍になれば電流も２倍になるため、抵抗に同
じ電圧が発生するためには抵抗値を半分する）にすれば
良い。
ＦＥＴのゲート幅は、すべて同じに設定される。抵抗は
回路が誤ることなく動作する電圧が発生し、かつ高速動
作できるように小さめに設定される。例えばＦＥＴのゲ
ート幅Ｗｇが１０μｍの時、抵抗は１ＫΩなどという値
が設定される。この組み合わせを基に、例えばゲート幅
が２０μｍの場合は抵抗は５００Ω（なぜなら、ゲート
幅Ｗｇが２倍になれば電流も２倍になるため、抵抗に同
じ電圧が発生するためには抵抗値を半分する）にすれば
良い。
【０００５】次に、ゲート幅Ｗｇの設定方法を述べる。
ＦＥＴと抵抗等を組み合わせてＴ−ＦＦを構成する場
合、それらの素子間を接続する信号配線には静電容量が
ある。配線の交差（信号配線間、信号と電源配線、信号
配線とグランド配線）もたくさんあり、これらの容量を
充電・放電して回路は動作する。同じ容量であれば、電
流をたくさん流すことのできるゲート幅Ｗｇの大きいＦ
ＥＴを用いた方が当然高速に動作させることができる。
ゲート幅Ｗｇの小さいＦＥＴを用いた時に配線の容量を
小さくできればよいが、通常、配線の幅はＩＣの製造プ
ロセスが許容する最小寸法で設定されている。また、ゲ
ート幅Ｗｇを変えても配線の交差の数が変わるわけでも
ない。すなわち、ゲート幅Ｗｇを変えてもＦＥＴ外部に
付く容量は基本的に同じである。従って、上述のように
して決められたＦＥＴのゲート幅Ｗｇと抵抗値の積を一
定にしながらゲート幅Ｗｇを変えると、ゲート幅Ｗｇが
大きい方が高速動作する。図３中の実線は、ゲート長
０．５μｍのＦＥＴを用いた場合のＴ−ＦＦのゲート幅
Ｗｇと、そのときの最高動作周波数の関係を示した例で
ある。ゲート幅Ｗｇが大きくなるに従って、最高動作周
波数も高くなっている。そのため、従来の分周回路で
は、各々のＴ−ＦＦに要求される動作周波数に応じてＦ
ＥＴのゲート幅Ｗｇを変えた設定をしていた。
ＦＥＴと抵抗等を組み合わせてＴ−ＦＦを構成する場
合、それらの素子間を接続する信号配線には静電容量が
ある。配線の交差（信号配線間、信号と電源配線、信号
配線とグランド配線）もたくさんあり、これらの容量を
充電・放電して回路は動作する。同じ容量であれば、電
流をたくさん流すことのできるゲート幅Ｗｇの大きいＦ
ＥＴを用いた方が当然高速に動作させることができる。
ゲート幅Ｗｇの小さいＦＥＴを用いた時に配線の容量を
小さくできればよいが、通常、配線の幅はＩＣの製造プ
ロセスが許容する最小寸法で設定されている。また、ゲ
ート幅Ｗｇを変えても配線の交差の数が変わるわけでも
ない。すなわち、ゲート幅Ｗｇを変えてもＦＥＴ外部に
付く容量は基本的に同じである。従って、上述のように
して決められたＦＥＴのゲート幅Ｗｇと抵抗値の積を一
定にしながらゲート幅Ｗｇを変えると、ゲート幅Ｗｇが
大きい方が高速動作する。図３中の実線は、ゲート長
０．５μｍのＦＥＴを用いた場合のＴ−ＦＦのゲート幅
Ｗｇと、そのときの最高動作周波数の関係を示した例で
ある。ゲート幅Ｗｇが大きくなるに従って、最高動作周
波数も高くなっている。そのため、従来の分周回路で
は、各々のＴ−ＦＦに要求される動作周波数に応じてＦ
ＥＴのゲート幅Ｗｇを変えた設定をしていた。
【０００６】
【発明が解決しようとする課題】ＩＣを設計する場合に
要求されることに低消費電力化がある。その理由は、低
消費電力であれば冷却が簡単で、電源に電池を用いた携
帯機器などでは使用時間を長くできる等である。そこ
で、これまでは上記のように分周回路を構成する各Ｔ−
ＦＦのゲート幅Ｗｇを調整し、低電力化を図っていた。
しかし、ゲート幅Ｗｇの縮小化にもＩＣ製造上からの限
界があり、実用上、その限界は１μｍ程度である。これ
を具体例で説明する。入力周波数ｆ0 が２ＧＨｚとす
る。簡単のため動作余裕を無視すると、初段のＴ−ＦＦ
１０に必要なゲート幅Ｗｇは、図３から５μｍである。
第２段目のＴ−ＦＦ１１の動作周波数ｆ1 は１ＧＨｚで
あり、必要なゲート幅は３μｍである。第３段目のＴ−
ＦＦ１２の動作周波数ｆ2 は０．５ＧＨｚで、必要なゲ
ート幅は２μｍである。このようにして、第４段目のＴ
−ＦＦ１３の動作周波数ｆ3 は０．２５ＧＨｚで、必要
なゲート幅Ｗｇは１μｍとなり、製造限界になってしま
う。従って、第５段目のＴ−ＦＦ１４以降のゲート幅Ｗ
ｇはいずれも１μｍで不必要に大きな値となる。
要求されることに低消費電力化がある。その理由は、低
消費電力であれば冷却が簡単で、電源に電池を用いた携
帯機器などでは使用時間を長くできる等である。そこ
で、これまでは上記のように分周回路を構成する各Ｔ−
ＦＦのゲート幅Ｗｇを調整し、低電力化を図っていた。
しかし、ゲート幅Ｗｇの縮小化にもＩＣ製造上からの限
界があり、実用上、その限界は１μｍ程度である。これ
を具体例で説明する。入力周波数ｆ0 が２ＧＨｚとす
る。簡単のため動作余裕を無視すると、初段のＴ−ＦＦ
１０に必要なゲート幅Ｗｇは、図３から５μｍである。
第２段目のＴ−ＦＦ１１の動作周波数ｆ1 は１ＧＨｚで
あり、必要なゲート幅は３μｍである。第３段目のＴ−
ＦＦ１２の動作周波数ｆ2 は０．５ＧＨｚで、必要なゲ
ート幅は２μｍである。このようにして、第４段目のＴ
−ＦＦ１３の動作周波数ｆ3 は０．２５ＧＨｚで、必要
なゲート幅Ｗｇは１μｍとなり、製造限界になってしま
う。従って、第５段目のＴ−ＦＦ１４以降のゲート幅Ｗ
ｇはいずれも１μｍで不必要に大きな値となる。
【０００７】このように、従来のＦＥＴを用いた分周回
路ＩＣでは、全てのＦＥＴのゲート長が同じであった。
そのため、低周波動作のＦＥＴのゲート幅は製造限界で
決定され、その大きさは不必要に大きく、不要な電流を
流していた。従って、ＩＣに要求される低電力化が困難
で、携帯機器等において使用時間を長くすることを妨げ
ていた。
路ＩＣでは、全てのＦＥＴのゲート長が同じであった。
そのため、低周波動作のＦＥＴのゲート幅は製造限界で
決定され、その大きさは不必要に大きく、不要な電流を
流していた。従って、ＩＣに要求される低電力化が困難
で、携帯機器等において使用時間を長くすることを妨げ
ていた。
【０００８】本発明の目的は、従来の分周回路ＩＣにお
いて不必要な電流を流さないように分周回路ＩＣを提供
することを目的とする。
いて不必要な電流を流さないように分周回路ＩＣを提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる分周回路
ＩＣは、入力端子側のＴ−ＦＦを構成するＦＥＴよりも
ゲート長が長いゲート長のＦＥＴで前記入力端子側のＦ
ＥＴに続くＴ−ＦＦを構成したものである。また、本発
明は被分周信号の入力端子部分に可変分周部を具備した
ものである。
ＩＣは、入力端子側のＴ−ＦＦを構成するＦＥＴよりも
ゲート長が長いゲート長のＦＥＴで前記入力端子側のＦ
ＥＴに続くＴ−ＦＦを構成したものである。また、本発
明は被分周信号の入力端子部分に可変分周部を具備した
ものである。
【００１０】
【作用】ＦＥＴのゲート長を長くすると、同じ電圧条件
で流れる電流が低下する。従って、低速動作部分のＴ−
ＦＦに長いゲート長のＦＥＴを用いることにより、分周
回路ＩＣの低消費電力化を実現できる。また、可変分周
回路を具備した場合にも同様に低消費電力化が図れる。
で流れる電流が低下する。従って、低速動作部分のＴ−
ＦＦに長いゲート長のＦＥＴを用いることにより、分周
回路ＩＣの低消費電力化を実現できる。また、可変分周
回路を具備した場合にも同様に低消費電力化が図れる。
【００１１】
【実施例】本発明による分周回路ＩＣの第１の構成例を
図１を用いて説明する。従来例と同様に入力周波数ｆ0
が２ＧＨｚとする。第４段目のＴ−ＦＦ１３までは従来
の分周回路と同じである。第５段目のＴ−ＦＦ１４以降
のゲート長を２倍の１μｍにする。ＦＥＴにあるバイア
スを与えた場合に流れる電流ＩON（以下、オン電流と呼
ぶ）と、トランジスタの高速性能を示す遮断周波数ｆT
は、ゲート長Ｌｇと以下の関係がある。
図１を用いて説明する。従来例と同様に入力周波数ｆ0
が２ＧＨｚとする。第４段目のＴ−ＦＦ１３までは従来
の分周回路と同じである。第５段目のＴ−ＦＦ１４以降
のゲート長を２倍の１μｍにする。ＦＥＴにあるバイア
スを与えた場合に流れる電流ＩON（以下、オン電流と呼
ぶ）と、トランジスタの高速性能を示す遮断周波数ｆT
は、ゲート長Ｌｇと以下の関係がある。
【００１２】ＩON∝（１／Ｌｇ）・（Ｖｇｓ−Ｖ th）2 ｆT ∝１／Ｌｇ ゲート長Ｌｇが長くなると、しきい値電圧Ｖthは大きく
なるため、オン電流ＩONはその影響で低下する。しか
し、ここではしきい値電圧Ｖthの影響を無視する。なぜ
なら、ここで説明するゲート長Ｌｇ＝０．５μｍ〜１μ
ｍの領域では、ゲート長Ｌｇの影響の方がはるかに大き
く、かつここの説明はその影響を考慮することが本質的
でないためである。従って、ここでは、オン電流ＩONと
トランジスタの高速性能を示す遮断周波数ｆT は、ゲー
ト長Ｌｇにのみ反比例するとして説明する。図３中、破
線はゲート長Ｌｇが１μｍのＦＥＴを用いた場合のＴ−
ＦＦのゲート幅と、その時の最高動作周波数の関係例で
ある。第５段目のＴ−ＦＦ１４の動作周波数ｆ4は０．
１２５ＧＨｚであり、このＴ−ＦＦ１４に１μｍのゲー
ト長ＬｇのＦＥＴを用いれば、図３の破線より必要なゲ
ート幅Ｗｇは１．５μｍである。この時、従来のゲート
長Ｌｇが０．５μｍのＦＥＴを用いた場合に比べて電流
は小さい。すなわち、従来のゲート長Ｌｇが０．５μｍ
で、ゲート幅Ｗｇが１μｍのＦＥＴを用いた場合に比べ
て、電流は２５％（１：（１．５÷２））削減できる。
第６段目のＴ−ＦＦ１５の動作周波数ｆ5 は０．０６２
５ＧＨｚで、１μｍのゲート長ＬｇのＦＥＴを用いれば
必要なゲート幅Ｗｇは１μｍと製造限界になる。この
時、従来回路のように０．５μｍのゲート長ＬｇのＦＥ
Ｔを用いた場合に比べて、電流は半分である。ここで示
した例では、分周回路全体として削減した電流は約６％
（１２．２５／１３）とわずかである。しかし、初段の
Ｔ−ＦＦ１０がなく、入力周波数が１ＧＨｚで分周数が
３２の分周回路の場合、削減できる電流は約１０％
（７．２５／８）と大きくなる。さらに、分周回路の分
周数を大きくするためにＴ−ＦＦを追加し、それらにゲ
ート長Ｌｇのより長いＦＥＴを用いれば、より削減でき
る電流の割合を大きくすることができる。
なるため、オン電流ＩONはその影響で低下する。しか
し、ここではしきい値電圧Ｖthの影響を無視する。なぜ
なら、ここで説明するゲート長Ｌｇ＝０．５μｍ〜１μ
ｍの領域では、ゲート長Ｌｇの影響の方がはるかに大き
く、かつここの説明はその影響を考慮することが本質的
でないためである。従って、ここでは、オン電流ＩONと
トランジスタの高速性能を示す遮断周波数ｆT は、ゲー
ト長Ｌｇにのみ反比例するとして説明する。図３中、破
線はゲート長Ｌｇが１μｍのＦＥＴを用いた場合のＴ−
ＦＦのゲート幅と、その時の最高動作周波数の関係例で
ある。第５段目のＴ−ＦＦ１４の動作周波数ｆ4は０．
１２５ＧＨｚであり、このＴ−ＦＦ１４に１μｍのゲー
ト長ＬｇのＦＥＴを用いれば、図３の破線より必要なゲ
ート幅Ｗｇは１．５μｍである。この時、従来のゲート
長Ｌｇが０．５μｍのＦＥＴを用いた場合に比べて電流
は小さい。すなわち、従来のゲート長Ｌｇが０．５μｍ
で、ゲート幅Ｗｇが１μｍのＦＥＴを用いた場合に比べ
て、電流は２５％（１：（１．５÷２））削減できる。
第６段目のＴ−ＦＦ１５の動作周波数ｆ5 は０．０６２
５ＧＨｚで、１μｍのゲート長ＬｇのＦＥＴを用いれば
必要なゲート幅Ｗｇは１μｍと製造限界になる。この
時、従来回路のように０．５μｍのゲート長ＬｇのＦＥ
Ｔを用いた場合に比べて、電流は半分である。ここで示
した例では、分周回路全体として削減した電流は約６％
（１２．２５／１３）とわずかである。しかし、初段の
Ｔ−ＦＦ１０がなく、入力周波数が１ＧＨｚで分周数が
３２の分周回路の場合、削減できる電流は約１０％
（７．２５／８）と大きくなる。さらに、分周回路の分
周数を大きくするためにＴ−ＦＦを追加し、それらにゲ
ート長Ｌｇのより長いＦＥＴを用いれば、より削減でき
る電流の割合を大きくすることができる。
【００１３】以上は分周数が固定の分周回路について述
べたが、分周数を変えられる可変分周回路に本発明を用
いても、本発明の効果が有効であることは変わりがな
い。図４に可変分周回路の構成例を示す。これは分周数
を１２８か、もしくは１２９のどちらかに設定できる回
路である（一例として、ELECTRONICS LETTERS 15th Aug
ust 1985 Vol.21 No.17,pp731-733 参照）。５１，５
２，５３はＤ−ＦＦ（Ｄタイプーフリップ・フロップ、
D-Type Flip Flop）、５４，５５，５６，５７，５８は
Ｔ−ＦＦ、５９はＯＲゲート、６０，６１はＮＯＲゲー
トであり、６２は被分周信号の入力端子、６３は分周さ
れた信号の出力端子である。６４は分周数設定端子であ
る。点線で囲んだＤ−ＦＦ５１，５２，５３とＮＯＲゲ
ート６０，６１で分周数が４または５の可変分周部５０
を構成する。可変分周部５０の出力信号をＴ−ＦＦ５４
に入力し、Ｔ−ＦＦ５４，５５，５６，５７，５８で分
周数を大きくする。全てのＴ−ＦＦ５４〜５８の出力の
ＯＲを取り、可変分周部５０にフィードバックし、分周
数が１２８／１２９の可変分周回路を構成している。本
発明をＴ−ＦＦ５４〜５８に用いることで、無駄に流し
ていた電流を削減し、消費電力低減を実現できること
は、これまでの説明から明らかである。
べたが、分周数を変えられる可変分周回路に本発明を用
いても、本発明の効果が有効であることは変わりがな
い。図４に可変分周回路の構成例を示す。これは分周数
を１２８か、もしくは１２９のどちらかに設定できる回
路である（一例として、ELECTRONICS LETTERS 15th Aug
ust 1985 Vol.21 No.17,pp731-733 参照）。５１，５
２，５３はＤ−ＦＦ（Ｄタイプーフリップ・フロップ、
D-Type Flip Flop）、５４，５５，５６，５７，５８は
Ｔ−ＦＦ、５９はＯＲゲート、６０，６１はＮＯＲゲー
トであり、６２は被分周信号の入力端子、６３は分周さ
れた信号の出力端子である。６４は分周数設定端子であ
る。点線で囲んだＤ−ＦＦ５１，５２，５３とＮＯＲゲ
ート６０，６１で分周数が４または５の可変分周部５０
を構成する。可変分周部５０の出力信号をＴ−ＦＦ５４
に入力し、Ｔ−ＦＦ５４，５５，５６，５７，５８で分
周数を大きくする。全てのＴ−ＦＦ５４〜５８の出力の
ＯＲを取り、可変分周部５０にフィードバックし、分周
数が１２８／１２９の可変分周回路を構成している。本
発明をＴ−ＦＦ５４〜５８に用いることで、無駄に流し
ていた電流を削減し、消費電力低減を実現できること
は、これまでの説明から明らかである。
【００１４】また、以上はＬＳＣＦＬを用いた場合につ
いて述べたが、ＤＣＦＬ(Direct Coupled FET Logic)な
ど他の回路構成の分周回路に本発明を用いても効果に変
わりがない。更に、これまでの説明ではＧａＡｓＭＥＳ
ＦＥＴを用いた場合について述べたが、ＭＯＳＦＥＴな
ど他のＦＥＴを用いた場合においても本発明の効果は有
効である。これまでの説明では、１つのＦＦ内の各ＦＥ
Ｔのゲート幅は同じとしたが、異なる場合に本発明を用
いても有効である。
いて述べたが、ＤＣＦＬ(Direct Coupled FET Logic)な
ど他の回路構成の分周回路に本発明を用いても効果に変
わりがない。更に、これまでの説明ではＧａＡｓＭＥＳ
ＦＥＴを用いた場合について述べたが、ＭＯＳＦＥＴな
ど他のＦＥＴを用いた場合においても本発明の効果は有
効である。これまでの説明では、１つのＦＦ内の各ＦＥ
Ｔのゲート幅は同じとしたが、異なる場合に本発明を用
いても有効である。
【００１５】
【発明の効果】本発明の分周回路ＩＣは、入力端子側の
Ｔ−ＦＦを構成するＦＥＴよりもゲート長が長いゲート
長のＦＥＴで前記入力端子側のＦＥＴに続くＴ−ＦＦを
構成して、動作周波数によりＦＥＴのゲート長も変えて
いるため、不要な電流消費を削減でき、低電力化を確実
に実現できる大きな効果がある。その結果、これを携帯
機器等に使用した場合などに使用時間を長くすることが
できる効果を発生する。
Ｔ−ＦＦを構成するＦＥＴよりもゲート長が長いゲート
長のＦＥＴで前記入力端子側のＦＥＴに続くＴ−ＦＦを
構成して、動作周波数によりＦＥＴのゲート長も変えて
いるため、不要な電流消費を削減でき、低電力化を確実
に実現できる大きな効果がある。その結果、これを携帯
機器等に使用した場合などに使用時間を長くすることが
できる効果を発生する。
【図面の簡単な説明】
【図１】本発明の分周回路ＩＣの一実施例を示すブロッ
ク図である。
ク図である。
【図２】ＬＳＣＦＬによるＴ−ＦＦの回路構成を示す図
である。
である。
【図３】Ｔ−ＦＦのゲート幅と動作周波数の関係例を示
す図である。
す図である。
【図４】本発明の他の実施例である可変分周回路の構成
を示すブロック図である。
を示すブロック図である。
【符号の説明】 １０ Ｔ−ＦＦ １１ Ｔ−ＦＦ １２ Ｔ−ＦＦ １３ Ｔ−ＦＦ １４ Ｔ−ＦＦ １５ Ｔ−ＦＦ １６ 入力端子 １７ 出力端子 ５０ 可変分周部
Claims (1)
- 【請求項１】複数のＴ−ＦＦが直列にｎ個（ｎは２以上
の整数）接続して構成される分周回路ＩＣにおいて、２
種類以上のゲート長を有し、入力端子側のＴ−ＦＦを構
成するＦＥＴよりもゲート長が長いゲート長のＦＥＴで
前記入力端子側のＦＥＴに続くＴ−ＦＦを構成したこと
を特徴とする分周回路ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218033A JPH0541660A (ja) | 1991-08-05 | 1991-08-05 | 分周回路ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218033A JPH0541660A (ja) | 1991-08-05 | 1991-08-05 | 分周回路ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541660A true JPH0541660A (ja) | 1993-02-19 |
Family
ID=16713591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218033A Pending JPH0541660A (ja) | 1991-08-05 | 1991-08-05 | 分周回路ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103504A (ja) * | 2008-09-23 | 2010-05-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1991
- 1991-08-05 JP JP3218033A patent/JPH0541660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103504A (ja) * | 2008-09-23 | 2010-05-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2014197680A (ja) * | 2008-09-23 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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