JPH0542023B2 - - Google Patents
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- JPH0542023B2 JPH0542023B2 JP62285125A JP28512587A JPH0542023B2 JP H0542023 B2 JPH0542023 B2 JP H0542023B2 JP 62285125 A JP62285125 A JP 62285125A JP 28512587 A JP28512587 A JP 28512587A JP H0542023 B2 JPH0542023 B2 JP H0542023B2
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- Japan
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- processing
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
〔目次〕
概 要
産業上の利用分野
従来の技術 （第６図）
発明が解決しようとする問題点
問題点を解決するための手段 （第１図）
作 用
実施例
本発明の一実施例 （第２〜５図）
発明の効果
〔概要〕
入出力機器からの多種類の処理要求を、中央処
理装置が分類可能なグループに振り分けるグルー
ピング装置に関し、 レジスタ総数を削減して、登録時のレジスタア
クセス時間の短縮と、CPU側から見たレジスタ
内容の視認性を向上させることを目的とし、 ｎ個の処理要求元の各々の要素を登録した登録
テーブルを有し、処理要求元からの処理要求を、
該登録テーブルに従つてｍグループの１つに分類
し、中央処理装置のｍ個の処理機能の何れかに振
り分けるグリーピング装置において、前記処理要
求元に対応したｎビツトのデータ保持部を各々有
し、前記ｍグループ分設けられたレジスタと、該
レジスタのデータ保持部３に予め登録された登録
テーブルと処理要求元からの処理要求に基づい
て、中央処理装置のｍ個の処理機能の何れか１つ
を選択し、選択された処理機能に振り分ける振り
分け手段と、を備えて構成する。 〔産業上の利用分野〕 本発明は、グルーピング装置に関し、詳しくは
中央処理装置と複数の入出力機器の間に介在し
て、中央処理装置が分類可能なグループに入出力
機器からの処理要求を振り分けるグリーピング装
置に関する。 一般に、中央処理装置（以下、CPUという）
に接続される各種入出力機器の数は、CPUのチ
ヤネル数よりも多く、このため各入出力機器に共
通の要素（例えば、処理速度）毎にグループ分け
（いわゆるグルーピング）し、このグループを
CPUのチヤネルに対応させることが行われる。 また、上記入出力機器の数や要素等は固定では
なく、しばしば変更されることがある。したがつ
て、グルーピングに際しては、書き換え可能な登
録テーブルに入出力機器の要素を登録し、このテ
ーブルを参照しながら入出力機器からの処理要求
をCPUのチヤネルに振り分けることが行われる。 〔従来の技術〕 従来のこの種のグルーピング装置としては、例
えば、第６図に示すようなものがある。この装置
では、グルーピング装置１０内に入出力機器と同
数のｎ個のレジスタ１１ａ〜１１ｎを設け、各々
のレジスタ１１ａ〜１１ｎのビツト数は、中央処
理装置１２の処理機能数ｍに対応してｍビツトを
有している。レジスタ１１ａ〜１１ｎには各々の
入出力機器の要素や構成等を表わす登録テーブル
が予め格納されており、例えば、所定の２つの入
出力機器が共に同一の要素や構成を有する場合
は、これら２つの入出力機器に対応するレジスタ
（一例として１１ａ，１１ｂ）の同一ビツトに
“１”が格納されている。そして、所定の入出力
機器から処理要求信号（一例としてRQI1）が出
力されると、グルーピング装置１０はこの処理要
求信号RQI1に対応するレジスタ１１ａの登録テ
ーブルを参照し、“１”が格納されているビツト
位置に基づいて中央処理装置１２への要求信号
RQO1を選択して、この要求信号RQO1を中央処
理装置１２に出力する。中央処理装置１２は要求
信号RQO1に応じた処理機能を動作させ、その結
果、先に処理要求信号RQI1を出力した入出力機
器との間でデータの授受等が実行される。 すなわち、入出力機器数分のレジスタ１１ａ〜
１１ｎを設けるとともに、これらのレジスタ１１
ａ〜１１ｎ内には中央処理装置１２の処理機能数
分のビツトが備えられ、このビツトに各入出力機
器の要素等を登録することにより、多数の入出力
機器を要素毎にグルーピングして中央処理装置１
２の処理機能数に対応させることができる。ま
た、入出力機器等を変更した場合には、登録テー
ブルを書き換えるだけでよいので、システムの柔
軟性に富んでいる。 〔発明が解決しようとする問題点〕 しかしながら、このような従来のグルーピング
装置にあつては、１つの入出力機器に対して１つ
のレジスタを設ける構成となつていたため、以下
に述べる理由から、登録時のレジスタアクセスに
時間を要したり、また、所定の処理機能に対する
登録要素の視認性が劣るといつた問題点があつ
た。 () 一般に、CPUの処理機能数ｍよりも、入出
力機器数ｎの方が多く、したがつて、１つの入
出力機器に対して１つのレジスタを設けると、
レジスタ総数が多くなつてしまい、その結果、
初期設定等で入出力機器の要素を登録するに際
し、レジスタアクセスの時間がレジスタ総数に
応じて長くなるといつた問題点があつた。 () また、CPU側から所定の処理機能に対して
登録されている要素数等を視認しようとした場
合、全てのレジスタの同一ビツトを横断して点
検しなければならず、具体的には１つのレジス
タの所定ビツトを点検した後、次のレジスタの
同一ビツトを点検するといつた動作を繰り返す
必要があり、CPU側からの視認性が劣つてい
るといつた問題点があつた。 本発明は、このような問題点を鑑みてなされた
もので、CPUの処理機能毎にレジスタを設ける
ことにより、レジスタ総数を削減して、登録時の
レジスタアクセス時間の短縮と、CPU側から見
たレジスタ内容の視認性を向上させることを目的
としている。 〔問題点を解決するための手段〕 第１図は本発明のグルーピング装置の原理ブロ
ツク図を示す。 第１図において、ｎ個の処理要求元１ａ〜１ｎ
の各々の要素を登録した登録テーブルを有し、処
理要求元１ａ〜１ｎからの処理要求を、該登録テ
ーブルに従つてｍグループの１つに分類し、中央
処理装置２のｍ個の処理機能２Ａ〜２ｍの何れか
に振り分けるグルーピング装置において、前記処
理要求元１ａ〜１ｎに対応したｎビツトのデータ
保持部３を各々有し、前記ｍグループ分設けられ
たレジスタ４Ａ〜４ｍと、該レジスタ４Ａ〜４ｍ
のデータ保持部３に予め登録された登録テーブル
と処理要求元１ａ〜１ｎからの処理要求に基づい
て、中央処理装置２のｍ個の処理機能２Ａ〜２ｍ
の何れか１つを選択し、選択された処理機能に振
り分ける振り分け手段５と、を備えて構成する。 〔作用〕 本発明では、入出力機器の要素を登録するレジ
スタが、中央処理装置の処理機能数分設けられ
る。 したがつて、レジスタ総数が従来に比べて削減
されるので、登録時のレジスタアクセス時の短縮
が図られ、また、１つのレジスタは処理機能の１
つ対応しているので、中央処理装置側から見た要
素の視認性が高められる。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第２〜５図は本発明に係るグルーピング装置の
一実施例を示す図であり、 処理要求元としてのｎ個の入出力機器と、ｍ種
の処理機能を有する中央処理装置（以下、CPU
という）との間に介在するグルーピング装置に適
用した例である。なお、入出力機器数ｎと処理機
能数ｍは、ｎ＞ｍの関係にある。 まず、構成を説明する。２０はグルーピング装
置であり、グルーピング装置２０はｍ個のレジス
タRG1〜RGmと、ｍ個の変換回路（振り分け手
段）CV1〜CVmとを有している。 レジスタRG1〜RGmには、図示しないCPUか
らの登録データD1〜Dnや書込み信号WRTが必
要に応じて入力されるとともに、各レジスタRG1
〜RGmのそれぞれにはCPUからの個別の選択信
号SEL1〜SELmが入力されている。また、変換
回路CV1〜CVmには図示しない入出力機器から
の処理要求信号（処理要求）RQI1〜RQInが入力
されるとともに、上記、レジスタRG1〜RGmか
らのグループ信号G1〜Gm（後述する）がそれぞ
れ入力されている。 第３図はレジスタRGmの回路図である。レジ
スタRGmは図示しない入出力機器数ｎに対応し
たｎ個の登録回路（データ保持部）２１ａ〜２１
ｎを有し、各登録回路２１ａ〜２１ｎのＤ端子に
は、登録データD1〜Dnの１ビツトが入力してい
る。また、登録回路２１ａ〜２１ｎのＣ端子には
書込み信号WRTが入力し、Ａ端子には選択信号
SELm（但し、RGmの場合、RG1ではSER1）が
入力している。 このような登録回路２１ａは、選択信号SELm
および書込み信号WRTが“１”で入力している
ときに登録データD1〜Dnの１つのビツトが“１”
で入力すると、この“１”を内部に取り込んで保
持する。あるいは、登録データD1〜Dnの１つの
ビツトが“０“で入力すると、前回の保持されて
いた値をそのまま保持する。また、登録データ
D1〜Dnの１つのビツトと選択信号SELmが共に
“０”で入力したときも、前回の保持されていた
値をそのまま保持し、さらに、登録データD1〜
Dnの１つのビツトが“１”、選択信号SELmが
“０”で入力すると、保持されていた内容を“０”
にリセツトする。 以上のような動作の真理値表は、次表１に示す
とおりとなる。
理装置が分類可能なグループに振り分けるグルー
ピング装置に関し、 レジスタ総数を削減して、登録時のレジスタア
クセス時間の短縮と、CPU側から見たレジスタ
内容の視認性を向上させることを目的とし、 ｎ個の処理要求元の各々の要素を登録した登録
テーブルを有し、処理要求元からの処理要求を、
該登録テーブルに従つてｍグループの１つに分類
し、中央処理装置のｍ個の処理機能の何れかに振
り分けるグリーピング装置において、前記処理要
求元に対応したｎビツトのデータ保持部を各々有
し、前記ｍグループ分設けられたレジスタと、該
レジスタのデータ保持部３に予め登録された登録
テーブルと処理要求元からの処理要求に基づい
て、中央処理装置のｍ個の処理機能の何れか１つ
を選択し、選択された処理機能に振り分ける振り
分け手段と、を備えて構成する。 〔産業上の利用分野〕 本発明は、グルーピング装置に関し、詳しくは
中央処理装置と複数の入出力機器の間に介在し
て、中央処理装置が分類可能なグループに入出力
機器からの処理要求を振り分けるグリーピング装
置に関する。 一般に、中央処理装置（以下、CPUという）
に接続される各種入出力機器の数は、CPUのチ
ヤネル数よりも多く、このため各入出力機器に共
通の要素（例えば、処理速度）毎にグループ分け
（いわゆるグルーピング）し、このグループを
CPUのチヤネルに対応させることが行われる。 また、上記入出力機器の数や要素等は固定では
なく、しばしば変更されることがある。したがつ
て、グルーピングに際しては、書き換え可能な登
録テーブルに入出力機器の要素を登録し、このテ
ーブルを参照しながら入出力機器からの処理要求
をCPUのチヤネルに振り分けることが行われる。 〔従来の技術〕 従来のこの種のグルーピング装置としては、例
えば、第６図に示すようなものがある。この装置
では、グルーピング装置１０内に入出力機器と同
数のｎ個のレジスタ１１ａ〜１１ｎを設け、各々
のレジスタ１１ａ〜１１ｎのビツト数は、中央処
理装置１２の処理機能数ｍに対応してｍビツトを
有している。レジスタ１１ａ〜１１ｎには各々の
入出力機器の要素や構成等を表わす登録テーブル
が予め格納されており、例えば、所定の２つの入
出力機器が共に同一の要素や構成を有する場合
は、これら２つの入出力機器に対応するレジスタ
（一例として１１ａ，１１ｂ）の同一ビツトに
“１”が格納されている。そして、所定の入出力
機器から処理要求信号（一例としてRQI1）が出
力されると、グルーピング装置１０はこの処理要
求信号RQI1に対応するレジスタ１１ａの登録テ
ーブルを参照し、“１”が格納されているビツト
位置に基づいて中央処理装置１２への要求信号
RQO1を選択して、この要求信号RQO1を中央処
理装置１２に出力する。中央処理装置１２は要求
信号RQO1に応じた処理機能を動作させ、その結
果、先に処理要求信号RQI1を出力した入出力機
器との間でデータの授受等が実行される。 すなわち、入出力機器数分のレジスタ１１ａ〜
１１ｎを設けるとともに、これらのレジスタ１１
ａ〜１１ｎ内には中央処理装置１２の処理機能数
分のビツトが備えられ、このビツトに各入出力機
器の要素等を登録することにより、多数の入出力
機器を要素毎にグルーピングして中央処理装置１
２の処理機能数に対応させることができる。ま
た、入出力機器等を変更した場合には、登録テー
ブルを書き換えるだけでよいので、システムの柔
軟性に富んでいる。 〔発明が解決しようとする問題点〕 しかしながら、このような従来のグルーピング
装置にあつては、１つの入出力機器に対して１つ
のレジスタを設ける構成となつていたため、以下
に述べる理由から、登録時のレジスタアクセスに
時間を要したり、また、所定の処理機能に対する
登録要素の視認性が劣るといつた問題点があつ
た。 () 一般に、CPUの処理機能数ｍよりも、入出
力機器数ｎの方が多く、したがつて、１つの入
出力機器に対して１つのレジスタを設けると、
レジスタ総数が多くなつてしまい、その結果、
初期設定等で入出力機器の要素を登録するに際
し、レジスタアクセスの時間がレジスタ総数に
応じて長くなるといつた問題点があつた。 () また、CPU側から所定の処理機能に対して
登録されている要素数等を視認しようとした場
合、全てのレジスタの同一ビツトを横断して点
検しなければならず、具体的には１つのレジス
タの所定ビツトを点検した後、次のレジスタの
同一ビツトを点検するといつた動作を繰り返す
必要があり、CPU側からの視認性が劣つてい
るといつた問題点があつた。 本発明は、このような問題点を鑑みてなされた
もので、CPUの処理機能毎にレジスタを設ける
ことにより、レジスタ総数を削減して、登録時の
レジスタアクセス時間の短縮と、CPU側から見
たレジスタ内容の視認性を向上させることを目的
としている。 〔問題点を解決するための手段〕 第１図は本発明のグルーピング装置の原理ブロ
ツク図を示す。 第１図において、ｎ個の処理要求元１ａ〜１ｎ
の各々の要素を登録した登録テーブルを有し、処
理要求元１ａ〜１ｎからの処理要求を、該登録テ
ーブルに従つてｍグループの１つに分類し、中央
処理装置２のｍ個の処理機能２Ａ〜２ｍの何れか
に振り分けるグルーピング装置において、前記処
理要求元１ａ〜１ｎに対応したｎビツトのデータ
保持部３を各々有し、前記ｍグループ分設けられ
たレジスタ４Ａ〜４ｍと、該レジスタ４Ａ〜４ｍ
のデータ保持部３に予め登録された登録テーブル
と処理要求元１ａ〜１ｎからの処理要求に基づい
て、中央処理装置２のｍ個の処理機能２Ａ〜２ｍ
の何れか１つを選択し、選択された処理機能に振
り分ける振り分け手段５と、を備えて構成する。 〔作用〕 本発明では、入出力機器の要素を登録するレジ
スタが、中央処理装置の処理機能数分設けられ
る。 したがつて、レジスタ総数が従来に比べて削減
されるので、登録時のレジスタアクセス時の短縮
が図られ、また、１つのレジスタは処理機能の１
つ対応しているので、中央処理装置側から見た要
素の視認性が高められる。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第２〜５図は本発明に係るグルーピング装置の
一実施例を示す図であり、 処理要求元としてのｎ個の入出力機器と、ｍ種
の処理機能を有する中央処理装置（以下、CPU
という）との間に介在するグルーピング装置に適
用した例である。なお、入出力機器数ｎと処理機
能数ｍは、ｎ＞ｍの関係にある。 まず、構成を説明する。２０はグルーピング装
置であり、グルーピング装置２０はｍ個のレジス
タRG1〜RGmと、ｍ個の変換回路（振り分け手
段）CV1〜CVmとを有している。 レジスタRG1〜RGmには、図示しないCPUか
らの登録データD1〜Dnや書込み信号WRTが必
要に応じて入力されるとともに、各レジスタRG1
〜RGmのそれぞれにはCPUからの個別の選択信
号SEL1〜SELmが入力されている。また、変換
回路CV1〜CVmには図示しない入出力機器から
の処理要求信号（処理要求）RQI1〜RQInが入力
されるとともに、上記、レジスタRG1〜RGmか
らのグループ信号G1〜Gm（後述する）がそれぞ
れ入力されている。 第３図はレジスタRGmの回路図である。レジ
スタRGmは図示しない入出力機器数ｎに対応し
たｎ個の登録回路（データ保持部）２１ａ〜２１
ｎを有し、各登録回路２１ａ〜２１ｎのＤ端子に
は、登録データD1〜Dnの１ビツトが入力してい
る。また、登録回路２１ａ〜２１ｎのＣ端子には
書込み信号WRTが入力し、Ａ端子には選択信号
SELm（但し、RGmの場合、RG1ではSER1）が
入力している。 このような登録回路２１ａは、選択信号SELm
および書込み信号WRTが“１”で入力している
ときに登録データD1〜Dnの１つのビツトが“１”
で入力すると、この“１”を内部に取り込んで保
持する。あるいは、登録データD1〜Dnの１つの
ビツトが“０“で入力すると、前回の保持されて
いた値をそのまま保持する。また、登録データ
D1〜Dnの１つのビツトと選択信号SELmが共に
“０”で入力したときも、前回の保持されていた
値をそのまま保持し、さらに、登録データD1〜
Dnの１つのビツトが“１”、選択信号SELmが
“０”で入力すると、保持されていた内容を“０”
にリセツトする。 以上のような動作の真理値表は、次表１に示す
とおりとなる。
本発明によれば、CPUの処理機能毎に要素登
録用のレジスタを設けているので、 レジスタ総数を削減することができ、登録時の
レジスタアクセス時間の短縮や、CPU側から見
たレジスタ内容の視認性を向上させることができ
る。
録用のレジスタを設けているので、 レジスタ総数を削減することができ、登録時の
レジスタアクセス時間の短縮や、CPU側から見
たレジスタ内容の視認性を向上させることができ
る。
第１図は本発明の原理ブロツク図、第２〜５図
は本発明に係るグルーピング装置の一実施例を示
す図であり、第２図はそのブロツク図、第３図は
そのレジスタの回路図、第４図はそのレジスタの
登録回路の回路図、第５図はその変換回路の回路
図、第６図は従来のグルーピング装置を示すその
ブロツク図である。 ２１ａ〜２１ｎ……登録回路（データ保持部）、
RG1〜RGm……レジスタ、CV1〜CVm……変換
回路（振り分け手段）、RQI1〜RGIn……処理要
求信号（処理要求）、G1〜Gm……グループ信号
（登録テーブル）。
は本発明に係るグルーピング装置の一実施例を示
す図であり、第２図はそのブロツク図、第３図は
そのレジスタの回路図、第４図はそのレジスタの
登録回路の回路図、第５図はその変換回路の回路
図、第６図は従来のグルーピング装置を示すその
ブロツク図である。 ２１ａ〜２１ｎ……登録回路（データ保持部）、
RG1〜RGm……レジスタ、CV1〜CVm……変換
回路（振り分け手段）、RQI1〜RGIn……処理要
求信号（処理要求）、G1〜Gm……グループ信号
（登録テーブル）。
Claims (1)
- 【特許請求の範囲】 １ ｎ個の処理要求元１ａ〜１ｎの各々の要素を
登録した登録テーブルを有し、 処理要求元１ａ〜１ｎからの処理要求を、該登
録テーブルに従つてｍグループの１つに分類し、 中央処理装置２のｍ個の処理機能２Ａ〜２ｍの
何れかに振り分けるグルーピング装置において、 前記処理要求元１ａ〜１ｎに対応したｎビツト
のデータ保持部３を各々有し、前記ｍグループ分
設けられたレジスタ４Ａ〜４ｍと、 該レジスタ４Ａ〜４ｍのデータ保持部３に予め
登録された登録テーブルと処理要求元１ａ〜１ｎ
からの処理要求に基づいて、中央処理装置２のｍ
個の処理機能２Ａ〜２ｍの何れか１つを選択し、
選択された処理機能に処理要求を振り分ける振り
分け手段５と、 を備えたことを特徴とするグルーピング装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285125A JPH01126751A (ja) | 1987-11-11 | 1987-11-11 | グルーピング装置 |
| US06/267,862 US5146595A (en) | 1987-11-11 | 1988-11-07 | Grouping device for forming input signals into groups |
| EP88310489A EP0316138B1 (en) | 1987-11-11 | 1988-11-08 | Grouping device for interrupt controller |
| KR8814794A KR920001813B1 (en) | 1987-11-11 | 1988-11-11 | Grouping device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285125A JPH01126751A (ja) | 1987-11-11 | 1987-11-11 | グルーピング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126751A JPH01126751A (ja) | 1989-05-18 |
| JPH0542023B2 true JPH0542023B2 (ja) | 1993-06-25 |
Family
ID=17687438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285125A Granted JPH01126751A (ja) | 1987-11-11 | 1987-11-11 | グルーピング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5146595A (ja) |
| EP (1) | EP0316138B1 (ja) |
| JP (1) | JPH01126751A (ja) |
| KR (1) | KR920001813B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185864A (en) * | 1989-06-16 | 1993-02-09 | International Business Machines Corporation | Interrupt handling for a computing system with logical devices and interrupt reset |
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| EP0619899B1 (en) * | 1992-01-02 | 2000-07-19 | Amdahl Corporation | Software control of hardware interruptions |
| US5412782A (en) | 1992-07-02 | 1995-05-02 | 3Com Corporation | Programmed I/O ethernet adapter with early interrupts for accelerating data transfer |
| US5530874A (en) * | 1993-02-02 | 1996-06-25 | 3Com Corporation | Network adapter with an indication signal mask and an interrupt signal mask |
| US5530875A (en) * | 1993-04-29 | 1996-06-25 | Fujitsu Limited | Grouping of interrupt sources for efficiency on the fly |
| JP3507524B2 (ja) * | 1993-06-21 | 2004-03-15 | 富士通株式会社 | 事象報告ワード処理機能を持つデータ処理システム |
| JP3242508B2 (ja) * | 1993-11-05 | 2001-12-25 | 松下電器産業株式会社 | マイクロコンピュータ |
| US5708813A (en) * | 1994-12-12 | 1998-01-13 | Digital Equipment Corporation | Programmable interrupt signal router |
| US5764996A (en) * | 1995-11-27 | 1998-06-09 | Digital Equipment Corporation | Method and apparatus for optimizing PCI interrupt binding and associated latency in extended/bridged PCI busses |
| US5640570A (en) * | 1996-01-26 | 1997-06-17 | International Business Machines Corporation | Information handling system for transmitting contents of line register from asynchronous controller to shadow register in another asynchronous controller determined by shadow register address buffer |
| EP0884684B1 (en) * | 1997-06-13 | 2004-10-27 | Alcatel | Multiple interrupt handling method and apparatus |
| DE19731634A1 (de) * | 1997-07-23 | 1999-01-28 | Nokia Telecommunications Oy | Vorrichtung und Verfahren zum Auffinden einer einer Quelle zugeordneten Unterbrechungsanforderung |
| US6192442B1 (en) * | 1998-04-29 | 2001-02-20 | Intel Corporation | Interrupt controller |
| GB2341248A (en) * | 1998-07-18 | 2000-03-08 | Motorola Inc | Interrupt handling for a module of a microprocessor system |
| FR2795537B1 (fr) | 1999-06-24 | 2001-09-21 | Cit Alcatel | Procede d'execution d'une tache en temps reel par un processeur de traitement numerique du signal |
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