JPS61107456A - 割込制御方式 - Google Patents
割込制御方式Info
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- JPS61107456A JPS61107456A JP59228529A JP22852984A JPS61107456A JP S61107456 A JPS61107456 A JP S61107456A JP 59228529 A JP59228529 A JP 59228529A JP 22852984 A JP22852984 A JP 22852984A JP S61107456 A JPS61107456 A JP S61107456A
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- JP
- Japan
- Prior art keywords
- interrupt
- input
- output device
- flag
- central processing
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は主記憶装置および複数のモジー−ルが共通の
バスに接続されてなる情報処理システムに於いて、特に
上記モジュール間の割込制御に特徴をもつ割込制御方式
に関する。
バスに接続されてなる情報処理システムに於いて、特に
上記モジュール間の割込制御に特徴をもつ割込制御方式
に関する。
主記憶装置及び複数のモジュールが共通のバスに接続さ
れた情報処理システムに於いて、モノ、−ル間の割込制
御は、一般に中央処理装置と入出力装置間で行なわれる
。
れた情報処理システムに於いて、モノ、−ル間の割込制
御は、一般に中央処理装置と入出力装置間で行なわれる
。
この際の割込原因には、
１）中央処理装置からの命令による入出力装置の動作手
段又は動作終了通知 ２）入出力装置の電源をオン→オフしたとき等の状態遷
移が発生したときの通知手段３）入出力装置を介して他
系と接続されている場合の他系からの通信要求手段等が
ある。
段又は動作終了通知 ２）入出力装置の電源をオン→オフしたとき等の状態遷
移が発生したときの通知手段３）入出力装置を介して他
系と接続されている場合の他系からの通信要求手段等が
ある。
上記１）〜３）の割込原因が発生すると、入出力装置か
ら中央処理装置に対して割込要求信号が発せられる。こ
れに対し、中央処理装置は割込要求信号を発している入
出力装置を認識の上、割込受付信号を該当の入出力装置
へ返送する。
ら中央処理装置に対して割込要求信号が発せられる。こ
れに対し、中央処理装置は割込要求信号を発している入
出力装置を認識の上、割込受付信号を該当の入出力装置
へ返送する。
これにより、入出力装置は割込要求信号をリセ、トする
。
。
前述の割込原因１）、 ２）、 ３）の何れによる割込
であるかを識別するために、入出力装置が割込要求を発
する前に割込原因を主記憶装置に書込み、中央処理装置
が割込要求信号を発している入出力装置を認識した時点
で主記憶装置より割込原因を読込んでもよいし、中央処
理装置が入出力装置に割込受付信号を返送する時点で、
直接データバスを使って割込原因を入出力装置から中央
処理装置に伝達してもよい。
であるかを識別するために、入出力装置が割込要求を発
する前に割込原因を主記憶装置に書込み、中央処理装置
が割込要求信号を発している入出力装置を認識した時点
で主記憶装置より割込原因を読込んでもよいし、中央処
理装置が入出力装置に割込受付信号を返送する時点で、
直接データバスを使って割込原因を入出力装置から中央
処理装置に伝達してもよい。
これら一連の割込動作を中央処理装置と複数の入出力装
置との間で実−現するとき、中央処理装置が割込要求信
号を発している入出力装置を認識する手段としては種々
のものがあり、その具体例を第４図、第５図を参照して
説明する。
置との間で実−現するとき、中央処理装置が割込要求信
号を発している入出力装置を認識する手段としては種々
のものがあり、その具体例を第４図、第５図を参照して
説明する。
第４図に示す方式は、入出力装置（Ａ、Ｂ）各各に対応
してそれぞれ固有の割込要求信号ライン（Ｌ−ＩＲＡ
、 Ｌ−ＩＲＢ ）を設け、その信号ラインから割込要
求を発した入出力装置を認識できる構成としたものであ
る。又、第５図に示す方式は、入出力装置（Ａ、Ｂ）各
々の割込要求信号ライン（Ｌｌｅ Ｌ２ ）がワイヤー
ドオアされているシステムであり、中央処理装置は何れ
か一方、又は複数の入出力装置からの割込要求に応答し
。
してそれぞれ固有の割込要求信号ライン（Ｌ−ＩＲＡ
、 Ｌ−ＩＲＢ ）を設け、その信号ラインから割込要
求を発した入出力装置を認識できる構成としたものであ
る。又、第５図に示す方式は、入出力装置（Ａ、Ｂ）各
々の割込要求信号ライン（Ｌｌｅ Ｌ２ ）がワイヤー
ドオアされているシステムであり、中央処理装置は何れ
か一方、又は複数の入出力装置からの割込要求に応答し
。
割込受付信号を送出する。割込要求を出している入出力
装置の中で最高の優先度を持つ入出力装置がこれに応答
し、入出力装置番号等、入出力装置を識別する情報を中
央処理装置に送出し、認識する構成としたものである。
装置の中で最高の優先度を持つ入出力装置がこれに応答
し、入出力装置番号等、入出力装置を識別する情報を中
央処理装置に送出し、認識する構成としたものである。
この第５因の構成では、中央処理装置からの割込受付人
信号により入出力装置Ａが割込要求を出していたならば
、割込受付Ｂとして入出力装置Ｂに伝達しないで、入出
力装置番号ライン（Ｌｌ）によりＡ’ ｔ−送出する。
信号により入出力装置Ａが割込要求を出していたならば
、割込受付Ｂとして入出力装置Ｂに伝達しないで、入出
力装置番号ライン（Ｌｌ）によりＡ’ ｔ−送出する。
又、入出力装置Ａが割込要求 。
を出して“な“ときは・割込受付８として人出 １．
．１力装置Ｂに伝達する。入出力装置Ｂは入出力装置番
号ラインにより“Ｂ”を送出する。
．１力装置Ｂに伝達する。入出力装置Ｂは入出力装置番
号ラインにより“Ｂ”を送出する。
しかしながら上述した従来の各認識手段はそれぞれに以
下のような欠点を有していた・即ち、第４図に示す方式
では、入出力装置毎に、非同期に発生する割込要求に対
し、独立した割込要求ラインを準備する必要があり、多
数の入出力装置を制御する場合に中央処理装置のハード
ウェア量が大きくなり、装置間の接続構成が繁雑化する
という欠点がある。
下のような欠点を有していた・即ち、第４図に示す方式
では、入出力装置毎に、非同期に発生する割込要求に対
し、独立した割込要求ラインを準備する必要があり、多
数の入出力装置を制御する場合に中央処理装置のハード
ウェア量が大きくなり、装置間の接続構成が繁雑化する
という欠点がある。
又、第５図に示す方式は、大規模システム向きと言える
が、入出力装置側での割込受付伝達部及び入出力装置番
号の応答部、更には中央処理装置側での入出力装置番号
入力部等の各ハードウェアを必要とする上、割込憂先度
も一義的に決定されてしまうため、システムの柔軟性が
なくなるという欠点がある。
が、入出力装置側での割込受付伝達部及び入出力装置番
号の応答部、更には中央処理装置側での入出力装置番号
入力部等の各ハードウェアを必要とする上、割込憂先度
も一義的に決定されてしまうため、システムの柔軟性が
なくなるという欠点がある。
この発明は上記事情に鑑みてなされたもので、その目的
は簡単なハードウェアにより、大規模システムにも適す
る柔軟性のある割込制御方式を提供することにある。
は簡単なハードウェアにより、大規模システムにも適す
る柔軟性のある割込制御方式を提供することにある。
本発明は、中央処理装置および複数のモジュールが共通
のバスに接続された情報処理システムにおいて、上記中
央処理装置に対する上記各モジュールからの割込要求ラ
インをワイヤードオア接続する手段と、上記各モジュー
ルが、割込み原因の発生に伴って、割込要求ラインを活
性化すると同時に、主記憶内インタラブトステータステ
ーブルの自己に固有の割込フラッグをセットする手段と
、上記中央処理装置が活性化された割込要求ラインによ
って起動し、割込フラッグをポーリングすることにより
割込要求ラインを活性化したモジュールを知る手段とを
有して割込制御を行なう構成としたもので、これにより
簡単な・・−ドウエア構成にて大規模システムにも適し
た柔軟性のある割込制御機構が実現できる。
のバスに接続された情報処理システムにおいて、上記中
央処理装置に対する上記各モジュールからの割込要求ラ
インをワイヤードオア接続する手段と、上記各モジュー
ルが、割込み原因の発生に伴って、割込要求ラインを活
性化すると同時に、主記憶内インタラブトステータステ
ーブルの自己に固有の割込フラッグをセットする手段と
、上記中央処理装置が活性化された割込要求ラインによ
って起動し、割込フラッグをポーリングすることにより
割込要求ラインを活性化したモジュールを知る手段とを
有して割込制御を行なう構成としたもので、これにより
簡単な・・−ドウエア構成にて大規模システムにも適し
た柔軟性のある割込制御機構が実現できる。
以下図面を参照して本発明の一実施例を説明する。
第１図はこの発明による装置の一実施例を示すブロック
図である。図中、１は中央処理装置、２は主記憶装置、
３は入出力装置（４）、４は入出力装置（Ｂ）であプ、
これらはデータバス５とアドレスバス６により接続され
ている。又、７はライトストローブ、８はリードストロ
ーブである。
図である。図中、１は中央処理装置、２は主記憶装置、
３は入出力装置（４）、４は入出力装置（Ｂ）であプ、
これらはデータバス５とアドレスバス６により接続され
ている。又、７はライトストローブ、８はリードストロ
ーブである。
９は割込要求信号であり、各入出力装置３，４の出力が
ワイヤードオアされて中央処理装ｆｌへ入力されている
。
ワイヤードオアされて中央処理装ｆｌへ入力されている
。
第２図は第１図の一部についてさらに詳細に示したもの
であり、第２図に於いて符号ｌＯは第１図に於ける入出
力装置３又は４の割込制御部に相当する。１１は割込グ
リセ、トフラッグ（ＩＦＦ）であり、１５は割込プリセ
ットフラッグセット信号である。Ｊ６は割込グリセ、ト
フラ、グ出力であり、ＡＮＤ’ｒ−ト１２に入力されて
１ ″る・駒ゲート１２０出力″は割込要求７ラ
ツグ（ＩＲＦ） １ ｊのセット端子（ＩＴ）に接続さ
れている。１４は自己アドレス検出回路（ＳＡ−ＤＥＴ
）であり、その出力１８は割込要求フラッグ１３のリ
セット端子（ＲＥＳＥＴ）に接続されている。
であり、第２図に於いて符号ｌＯは第１図に於ける入出
力装置３又は４の割込制御部に相当する。１１は割込グ
リセ、トフラッグ（ＩＦＦ）であり、１５は割込プリセ
ットフラッグセット信号である。Ｊ６は割込グリセ、ト
フラ、グ出力であり、ＡＮＤ’ｒ−ト１２に入力されて
１ ″る・駒ゲート１２０出力″は割込要求７ラ
ツグ（ＩＲＦ） １ ｊのセット端子（ＩＴ）に接続さ
れている。１４は自己アドレス検出回路（ＳＡ−ＤＥＴ
）であり、その出力１８は割込要求フラッグ１３のリ
セット端子（ＲＥＳＥＴ）に接続されている。
１９はデコーダ（２）でありアドレスバス６上のアドレ
スをデコードし、インタラットステータステーブル（Ｉ
Ｓ−ＴＢＬ） ？アクセスするとき、その出力２０は“
真”となる。
スをデコードし、インタラットステータステーブル（Ｉ
Ｓ−ＴＢＬ） ？アクセスするとき、その出力２０は“
真”となる。
第３図は第１図のシステム構成に相当するシステムアド
レス空間を示している。
レス空間を示している。
アドレス空間Ａ〜Ｅ番地のうち、Ａ−Ｂ−１番地、Ｂ−
Ｃ−１番地、Ｃ−Ｄ−１番地、Ｄ〜Ｅ番地が各々主記憶
装置、中央処理装置、人出力装置囚、入出力装置（Ｂ）
にアト９レツシングされている。さらに主記憶装置２内
には、インタラットステータステーブル（Ｉｓ−ＴＢＬ
）が設けられ、入出力装置（４）〜■に対応した割込フ
ラッグＡ７〜Ｎ７がある。
Ｃ−１番地、Ｃ−Ｄ−１番地、Ｄ〜Ｅ番地が各々主記憶
装置、中央処理装置、人出力装置囚、入出力装置（Ｂ）
にアト９レツシングされている。さらに主記憶装置２内
には、インタラットステータステーブル（Ｉｓ−ＴＢＬ
）が設けられ、入出力装置（４）〜■に対応した割込フ
ラッグＡ７〜Ｎ７がある。
ここで第１図乃至第３図を参照して一実施例の動作を説
明する。まず第１図の入出力装置（４）１・− ３に割込原因が発生すると、入出力装置（Ａ）３は、第
３図に示す主記憶装置２内のインタラブドステータステ
ーブル（ＩＳ−置）の割込フラッグＡ７ビ、トラセット
すると同時に割込要求信号９を出力する。これにより、
中央処理装置ｉｌｌは゛割込処理に入る。中央処理装置
ｌは、先ず何れの入出力装置からの割込みかを知るため
に、インタラブドステータステーブル（ＩＳ−ＴＢＬ）
の割込フラッグＡ７→Ｂ７・−Ｎ ７ ’ｉポーリング
する。ここでは、Ａ７がセットしているため、このアド
レスより入出力装置（４）３からの割込であると判断す
る。その後、入出力装置３からの割込要求信号９をリセ
ットするために、中央処理装置ｌは割込フラッグＡｌｔ
−リセットシ、第３図のシステムアドレス空間に示した
入出力装置（４）に相当するアト９レスを第１図のアド
レスバス６にリードストローブ８とともに出力する。入
出力装置（４）３はこれを割込受付信号と判断し、入出
力装置（４）３からの割込要求信号９をリセットする。
明する。まず第１図の入出力装置（４）１・− ３に割込原因が発生すると、入出力装置（Ａ）３は、第
３図に示す主記憶装置２内のインタラブドステータステ
ーブル（ＩＳ−置）の割込フラッグＡ７ビ、トラセット
すると同時に割込要求信号９を出力する。これにより、
中央処理装置ｉｌｌは゛割込処理に入る。中央処理装置
ｌは、先ず何れの入出力装置からの割込みかを知るため
に、インタラブドステータステーブル（ＩＳ−ＴＢＬ）
の割込フラッグＡ７→Ｂ７・−Ｎ ７ ’ｉポーリング
する。ここでは、Ａ７がセットしているため、このアド
レスより入出力装置（４）３からの割込であると判断す
る。その後、入出力装置３からの割込要求信号９をリセ
ットするために、中央処理装置ｌは割込フラッグＡｌｔ
−リセットシ、第３図のシステムアドレス空間に示した
入出力装置（４）に相当するアト９レスを第１図のアド
レスバス６にリードストローブ８とともに出力する。入
出力装置（４）３はこれを割込受付信号と判断し、入出
力装置（４）３からの割込要求信号９をリセットする。
又、入出力装置（４）３と入出力装置（Ｂ）４の割込要
求が重なったときは下記の通りとなる。
求が重なったときは下記の通りとなる。
１）入出力装置（４）３はインタラブドステータステー
ブル（Ｉ ５−ＴＢＬ）の割込フラ、グＡ７ｔ−セ。
ブル（Ｉ ５−ＴＢＬ）の割込フラ、グＡ７ｔ−セ。
トすると同時に割込要求信号９をセットする。
２）入出力装置（Ｂ）４はインタラットステータステー
ブル（Ｉｓ−ＴＢＬ）の割込フラッグＢ７をセットする
と同時に割込要求信号９をセットする。
ブル（Ｉｓ−ＴＢＬ）の割込フラッグＢ７をセットする
と同時に割込要求信号９をセットする。
３）中央処理装置Ｊは割込要求信号９により主記憶装置
２のインタラットステータステーブル（Ｉｓ−ＴＢＬ）
内の何れの割込フラッグがセットしているかｔ−調べる
ために、Ａ７→Ｂ７→・・・Ｎ７とポーリングする。
２のインタラットステータステーブル（Ｉｓ−ＴＢＬ）
内の何れの割込フラッグがセットしているかｔ−調べる
ために、Ａ７→Ｂ７→・・・Ｎ７とポーリングする。
４）中央処理装ｆｊｌｌは先ずＡ７がセットしているの
で、入出力装置３からの割込要求信号と解釈し、当該割
込フラッグＡ７をリセットするとともに先述と同様に入
出力装置３に対し、割込受付信号を返す。
で、入出力装置３からの割込要求信号と解釈し、当該割
込フラッグＡ７をリセットするとともに先述と同様に入
出力装置３に対し、割込受付信号を返す。
５）入出力装置３は割込要求信号９をリセットするが、
入出力装置４からの割込要求信号９がセットされたまま
なので、中央処理装置Ｊは再度割込処理に入り、割込フ
ラッグＢ７がセットされているのを検出する。
入出力装置４からの割込要求信号９がセットされたまま
なので、中央処理装置Ｊは再度割込処理に入り、割込フ
ラッグＢ７がセットされているのを検出する。
６）中央処理装置１は割込フラッグＢ７をすセットする
とともに、入出力装置４に対して割込受付信号を返す。
とともに、入出力装置４に対して割込受付信号を返す。
７）入出力装置４は割込要求信号９をリセットする。
ここで重要なことは上記したｌ）項や２）項の割込フラ
ッグのセットと同時ＶＣ（同じバスサイクル内で）割込
要求信号９を出方することである。
ッグのセットと同時ＶＣ（同じバスサイクル内で）割込
要求信号９を出方することである。
つまり同時に行なわれないときは下記のような不都合が
生じる。
生じる。
（４）入出力装置４は割込フラッグ８７′ｆｔセツト
（Ｂ） 入出力装置４は割込要求信号９をセットＣ）
入出力装置３は割込フラ、グＡ７’ｚセット （Ｄ） 中央処理装置ｌはポーリングにより割込フラ
ッグＡ７セ、トを認識 １１ ［有］） 中央処理装置ノは入出力装置
３に割込受付信号を返す。
入出力装置３は割込フラ、グＡ７’ｚセット （Ｄ） 中央処理装置ｌはポーリングにより割込フラ
ッグＡ７セ、トを認識 １１ ［有］） 中央処理装置ノは入出力装置
３に割込受付信号を返す。
ということになり、入出力装置３は割込要求信号９ｔ−
発していないのに割込受付信号ｔもらうことになる。従
って、割込フラッグのセットと割込要求信号９の送出は
同時でなけ、ればならない。
発していないのに割込受付信号ｔもらうことになる。従
って、割込フラッグのセットと割込要求信号９の送出は
同時でなけ、ればならない。
この制御ｌ１１１を実現するための一実施例第２図を示
す。先ずインタラブトステータステーブル（Ｉｓ−ＴＢ
Ｌ）の割込フラッグをセットする前に、割込プリセット
フラッグセット信号１５により割込デリセ、ドアう、グ
Ｉノをプリセットしておく。次にインタラブトステータ
ステーブル（ＩＳ〜ＴＢＬ）の割込フラッグをセットす
るとき、デコーダＪ９の出力２０は１真”となりラスト
ストローブ７のタイミングでＡＮＤ ｌ’−） Ｊ ｚ
の出力１７も１真”となる。その結果、割込要求フラッ
グ１３はセットシ、割込要求信号９を出力する。
す。先ずインタラブトステータステーブル（Ｉｓ−ＴＢ
Ｌ）の割込フラッグをセットする前に、割込プリセット
フラッグセット信号１５により割込デリセ、ドアう、グ
Ｉノをプリセットしておく。次にインタラブトステータ
ステーブル（ＩＳ〜ＴＢＬ）の割込フラッグをセットす
るとき、デコーダＪ９の出力２０は１真”となりラスト
ストローブ７のタイミングでＡＮＤ ｌ’−） Ｊ ｚ
の出力１７も１真”となる。その結果、割込要求フラッ
グ１３はセットシ、割込要求信号９を出力する。
尚、割込要求フラッグ１３の出力は割込デリセ、ドアう
、グｌｌｆ：リセットする。割込受付信号は、自己アド
レス検出回路１４が、アドレスバス６上のアドレスとリ
ードストローブ８によ〕自己アドレスを検出し、その出
力１８により割込要求フラッグＪ３がリセットされるこ
とによって消滅する。これによって一連の動作が終了す
る。
、グｌｌｆ：リセットする。割込受付信号は、自己アド
レス検出回路１４が、アドレスバス６上のアドレスとリ
ードストローブ８によ〕自己アドレスを検出し、その出
力１８により割込要求フラッグＪ３がリセットされるこ
とによって消滅する。これによって一連の動作が終了す
る。
上述したような割込制御手段を採ることにより、各入出
力装置からの割込要求はワイヤードオアされ中央処理装
置に入力されるので、少ないハート９ウエアで多数の入
出力装置の割込制御が可能である。又、入出力装置の割
込レベル（優先度）に応じて第４図のように複数本の割
込要求ライン２持ち、さら罠同類の割込レベルをもつ入
出力装置毎に上記実施例のようにワイヤードオアするこ
とにより、さらに大規模システム向きになる。又、中央
処理装置が割込フラッグｔ−ｚ −ＩＪングする順序を
変えれば、ワイヤードオアされた入出力装置の割込優先
順位を変更できるので柔軟性のある割込制御ができる。
力装置からの割込要求はワイヤードオアされ中央処理装
置に入力されるので、少ないハート９ウエアで多数の入
出力装置の割込制御が可能である。又、入出力装置の割
込レベル（優先度）に応じて第４図のように複数本の割
込要求ライン２持ち、さら罠同類の割込レベルをもつ入
出力装置毎に上記実施例のようにワイヤードオアするこ
とにより、さらに大規模システム向きになる。又、中央
処理装置が割込フラッグｔ−ｚ −ＩＪングする順序を
変えれば、ワイヤードオアされた入出力装置の割込優先
順位を変更できるので柔軟性のある割込制御ができる。
以上詳記したように本発明の割込制御方式によれば中央
処理装置および複数のモジュールが共通のバスに接続さ
れた情報処理システムにおいて、上記中央処理装置に対
する上記各モジュールからの割込要求ラインをワイヤー
ドオア接続する手段と、上記各モジュールが、割込み原
因の発生に伴って、割込要求ラインｆｔ活性化すると同
時に主記憶内インタラブトステータステーブルの自己に
固有の割込フラッグをセットする手段と、上記中央処理
装置が活性化された割込要求ラインによって起動し、割
込フラッグをポーリングすることにより、割込要求ライ
ンを活性化したモノ、−ルを知る手段とを有して、割込
制御を行なう構成としたことにより、簡単なハードウェ
ア構成にて大規模システムにも適した柔軟性のある割込
制御機構が実現できる。
処理装置および複数のモジュールが共通のバスに接続さ
れた情報処理システムにおいて、上記中央処理装置に対
する上記各モジュールからの割込要求ラインをワイヤー
ドオア接続する手段と、上記各モジュールが、割込み原
因の発生に伴って、割込要求ラインｆｔ活性化すると同
時に主記憶内インタラブトステータステーブルの自己に
固有の割込フラッグをセットする手段と、上記中央処理
装置が活性化された割込要求ラインによって起動し、割
込フラッグをポーリングすることにより、割込要求ライ
ンを活性化したモノ、−ルを知る手段とを有して、割込
制御を行なう構成としたことにより、簡単なハードウェ
ア構成にて大規模システムにも適した柔軟性のある割込
制御機構が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於ける入出力装置内の割込制御部の要部回
路構成を示す回路プロ、り図、第３図は上記実施例に於
けるシステムアドレス空間を示す図、第４図、及び第５
図はそれぞれ従来の割込制御方式を説明するためのブロ
ック図である。 ｌ・・・中央処理装置、２・・・主記憶装置、３，４・
・・入出力装置、５・・・データバス、６・・・アドレ
スバス、１ノ・・・割込！リセットフラッグ（ＩＰＦ）
、１２・・・ＡＮＤｆｆ−ト、１３・・・割込要求フラ
ッグ（ＩＲＦ）、１４・・・自己アドレス検出回路（Ｓ
Ａ−ＤＥＴ ）、１９・・・デコーダ（Ｄ）、ｌ５−Ｔ
ＢＬ・・・インタラブトステータステーブル。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図
上記実施例に於ける入出力装置内の割込制御部の要部回
路構成を示す回路プロ、り図、第３図は上記実施例に於
けるシステムアドレス空間を示す図、第４図、及び第５
図はそれぞれ従来の割込制御方式を説明するためのブロ
ック図である。 ｌ・・・中央処理装置、２・・・主記憶装置、３，４・
・・入出力装置、５・・・データバス、６・・・アドレ
スバス、１ノ・・・割込！リセットフラッグ（ＩＰＦ）
、１２・・・ＡＮＤｆｆ−ト、１３・・・割込要求フラ
ッグ（ＩＲＦ）、１４・・・自己アドレス検出回路（Ｓ
Ａ−ＤＥＴ ）、１９・・・デコーダ（Ｄ）、ｌ５−Ｔ
ＢＬ・・・インタラブトステータステーブル。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 中央処理装置および複数のモジュールがそれぞれ共通の
バスにより接続された情報処理システムに於いて、 ａ）前記中央処理装置に対する少なくとも２個以上の各
モジュールからの割込要求ラインがワイヤードオア接続
され、 ｂ）前記各モジュールは割込の発生に伴う割込要求ライ
ンの活性化と同時に自己に固有の割込フラッグをセット
し、 ｃ）前記中央処理装置は活性化された割込要求ラインに
よって起動し、割込フラッグをポーリングすることによ
り、割込要求ラインを活性化したモジュールを識別する
手段をもつ割込制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228529A JPS61107456A (ja) | 1984-10-30 | 1984-10-30 | 割込制御方式 |
| US06/792,559 US4799148A (en) | 1984-10-30 | 1985-10-29 | Interrupt control system having a processor for determining service priority among a plurality of modules according to an interrupt status table |
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