JPH0542633Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案はソケツトを利用した素子実装構造に関
し、特にソケツト端子の浮遊インダクタンスによ
る高周波伝達特性の劣化を保障する素子実装構造
に関する。

［従来の技術］ 従来、高速パルスの入力に対し種々の遅延時間
を持つ遅延素子を差し替えてパルスの遅延時間調
整を行なうため遅延素子実装に際し単にシングル
インラインソケツトを用いてプリント基板に搭載
していた。

第７図は、上記遅延素子が実装されたシングル
インラインソケツトを示す斜視図である。シング
ルインラインソケツト１は信号端子４，５および
GND端子６，７，８によつて基板９上に固定さ
れており、このシングルインラインソケツトに遅
延素子２が実装されている。又、第８図は同シン
グルインラインソケツト１に短絡線３を実装した
場合を示している。

［解決すべき問題点］ ところで、上述したシングルインラインソケツ
ト１においては端子４〜８がインダクタンスを持
つため、例えば短絡線３を実装した場合にはソケ
ツト１が第３図に示すような等価回路になり、第
４図に示すように、パルス波形Viが入力された
場合、出力波形Voの立ち上がり、立ち下がりが
鈍る。このように、上述したシングルインライン
ソケツト１には、端子４〜８のインダクタンスの
影響によつて波形が鈍り、高速パルスに対する波
形応答特性が悪いという欠点があつた。

この考案は、上記事情に鑑みてなされたもの
で、高速パルスに対する波形応答特性を向上させ
ることができる素子実装構造を提供することを目
的とする。

［問題点の解決手段］ 上記目的を達成するために、この考案はシング
ルインラインソケツト上に遅延素子又は短絡線を
搭載する素子実装構造において、該ソケツトの片
方又は両方の側面に、地電位に接続された金属板
が近接配置されていることを特徴とする。

［実施例］ 以下、図面を参照してこの考案の実施例につい
て説明する。

第１図は、この考案の第１実施例による素子実
装構造を示す斜視図であり、前述した第７図に示
す従来の素子実装構造と同一の部分には同一の符
号を付し、その説明を省略する。この第１図に示
す素子実装構造が従来の実装構造と異なる点はシ
ングルインラインソケツト１の一方の側面に金属
板１０が近接配置されている点である。この場
合、この金属板１０は接地されており、この結果
シングルインラインソケツト１の端子４〜８とこ
の金属板１０との間には浮遊容量が生じている。
これを等価回路にして示したのが第５図である。
この図において浮遊容量Ｃの値は端子４〜８と金
属板１０との間の距離、ソケツト１の形状および
金属板１０の形状によつて決定される値である。

以上の構成において、端子４〜７のインダクタ
ンスを浮遊容量Ｃが打ち消し、インピーダンスの
整合がとれるように、端子４〜８と金属板１０と
の距離および金属板１０の形状を決定する。これ
によつて出力波形の応答特性は第６図に示すよう
に極めて向上する。すなわち従来の実装方式にお
ける出力波形ｈに比べて、本実施例における出力
波形Ｈの立ち上がり、立ち下がりは急峻になつて
いる。

次に第２図はこの考案の第２実施例による素子
実装構造を示す斜視図である。この第２実施例が
上述した第１実施例と異なる点は、シングルイン
ラインソケツト１の両側面の各々に、金属板１０
ａ，１０ｂが近接配置されている点である。これ
ら金属板１０ａ，１０ｂは各々接地されており、
この結果、これら金属板１０ａ，１０ｂとシング
ルインラインソケツト１との間には浮遊容量が生
じている。この浮遊容量の値は端子４〜８と金属
板１０ａ，１０ｂとの間の距離および金属板１０
ａ，１０ｂの形状によつて決定される。したがつ
て端子４〜８と金属板１０ａ，１０ｂとの間の距
離および金属板１０ａ，１０ｂの形状を適宜選択
して端子４〜７のインダクタンスを浮遊容量Ｃが
打ち消し、インピーダンスの整合がとれるように
する。

このようにインピーダンスの整合がとれること
によつて出力波形の応答特性を向上させることが
できる。

［考案の効果］ 以上説明したように本考案によれば、シングル
インラインソケツト上に遅延素子又は短絡線を搭
載する素子実装構造において、該ソケツトの片方
又は両方の側面に、地電位に接続された金属板が
近接配置されているので、ソケツト端子と金属板
間の浮遊容量によりソケツト端子のインダクタン
スを打ち消し、接続回路と遅延線、あるいは短絡
線間のインピーダンス整合を取ることができ、ソ
ケツト使用時における波形応答の劣化を極めて容
易に少なくすることができるという効果がある。

【図面の簡単な説明】

第１図は、この考案の第１実施例による素子実
装構造を示す斜視図、第２図は、この考案の第２
実施例による素子実装構造を示す斜視図、第３図
はシングルインラインソケツトに短絡線を搭載し
た場合の等価回路図、第４図は同等価回路の入出
力波形図、第５図は本考案の第１および第２実施
例による実装構造の等価回路図、第６図は、同実
装構造の出力波形と、第４図に示す出力波形とを
比較した波形図、第７図および第８図は各々遅延
素子および短絡線の従来の実装構造を示す斜視図
である。 １……シングルインラインソケツト、２……遅
延素子、３……短絡線、１０……金属板。

Claims (1)

【実用新案登録請求の範囲】
1. シングルインラインソケツト上に遅延素子又は
   短絡線を搭載する素子実装構造において、該ソケ
   ツトの片方又は両方の側面に、地電位に接続され
   た金属板が近接配置されていることを特徴とする
   素子実装構造。