JPH054276Y2 - - Google Patents
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- JPH054276Y2 JPH054276Y2 JP16104086U JP16104086U JPH054276Y2 JP H054276 Y2 JPH054276 Y2 JP H054276Y2 JP 16104086 U JP16104086 U JP 16104086U JP 16104086 U JP16104086 U JP 16104086U JP H054276 Y2 JPH054276 Y2 JP H054276Y2
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- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000000903 blocking effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
本考案は主トランジスタと、該トランジスタを
駆動する補助トランジスタとをダーリントンに接
続してなるスイツチング手段としての複合半導体
装置に関するもので、特にこの複合半導体装置の
ターンオフ時における主トランジスタのコレクタ
電流の降下速度を適度に緩やかにし、この複合半
導体装置に加わる過度電圧（スパイク電圧）を低
減し得るような複合半導体装置に関する。 なお以下各図において同一の符号は同一または
相当部分を示す。
駆動する補助トランジスタとをダーリントンに接
続してなるスイツチング手段としての複合半導体
装置に関するもので、特にこの複合半導体装置の
ターンオフ時における主トランジスタのコレクタ
電流の降下速度を適度に緩やかにし、この複合半
導体装置に加わる過度電圧（スパイク電圧）を低
減し得るような複合半導体装置に関する。 なお以下各図において同一の符号は同一または
相当部分を示す。
第５図はこの種の複合半導体装置のターンオフ
時の回路図、第６図は第５図の要部動作を説明す
るための波形図である。 第５図においてQ2は主トランジスタ、Q1は主
トランジスタQ2を駆動するための補助トランジ
スタで、この２つのトランジスタQ1，Q2はダー
リントン接続されている。SRはこの複合半導体装
置をターンオフするためのターンオフ電源、VR
はこの電源SR内の直流電源、RRは同じくこの直
流電源VRの直列抵抗であり、この電源SRはトラ
ンジスタQ1，Q2をターンオフさせる際に図外の
開閉手段（例えばトランジスタ）を介してこの図
のように接続される。 補助トランジスタQ1のベースＢ１・エミツタ
Ｅ１回路と並列に接続されたダイオードＤ１は、
このターンオフの際、補助トランジスタQ1のベ
ースＢ１・エミツタＥ１間が逆ベース電流を阻止
できる状態になつたのちも主トランジスタQ2の
ベースＢ２・エミツタＥ２間に逆ベース電流を流
し続けて主トランジスタQ2をオフさせるための
ものである。 第６図において、１は主回路電流IC、２は主
回路電流ICを構成する電流のうち補助トランジ
スタQ1に分流するコレクタ電流IC1、３は同じく
主トランジスタQ2に分流するコレクタ電流IC2、
４はトランジスタQ1，Q2のベース・エミツタ回
路を流れるベース電流IBである。 同図４の時点t1において第５図のような順方向
ベース電流IBを反転させる回路を形成すると、
同図４のように時点t1からt3まで（この期間をタ
ーンオフ時点ｔ offという）逆方向のベース電
流が流れたのち、ベース電流が消滅する。このベ
ース電流の消滅の直前の時点t2Aから前記時点t3
の間に主回路電流ICは降下速度−dIC／dtで急速
に降下して消滅する。なおここで時点t1からほぼ
時点t2Aまでの間を蓄積時間tstg、ほぼ時点t2A
から、ほぼ時点t3までの間を降下時間tfと呼ぶ。 また同図４中時点t1からt2までの電気量q1（左
下下りの斜線部（または交叉斜線部））は補助ト
ランジスタQ1のベースＢ１・エミツタＥ１間の
蓄積キヤリヤ、同じく時点t1からt3までの電気量
q2（右下下りの斜線部）は主トランジスタQ2のベ
ースＢ２・エミツタ２間の蓄積キヤリアである。 次に第６図を参照しつつ、第５図の動作を説明
する。ダーリントン接続されたトランジスタQ1，
Q2は、ターンオフ時にはベース・エミツタ間逆
バイアス電源としての直流電源VRにより、両ト
ランジスタQ1，Q2のベース領域に蓄積された過
剰少数キヤリアを引き抜くことによつて高速のス
イツチング動作が行われる。 第６図４のように前段の補助トランジスタQ1
のベース領域に蓄積されたキヤリアq1は期間
（t1，t2）に逆ベース電流IB1として引き抜かれ後
段の主トランジスタQ2のベース領域に蓄積され
たキヤリヤq2は、その１部の（前記キヤリヤq1
に等しい）キヤリヤが前記の期間（t1，t2）に引
き抜かれたのち、さらに引き続いて期間（t2，
t3）で逆ベースIB2として引き抜かれる。ここに
次のような関係が成り立つ。 IB1＝VR／RR ……(1) IB2＝VR−VF／RR ……(2) q1＝∫t2 t1IB1dt ……(3) q2＝q1＋∫t3 t2IB2dt ……(4) ただしVFはダイオードＤ１の順電圧降下であ
る。なお現実には蓄積キヤリヤq1∫q2であり、(4)
式は q2≒∫t3 t2IB2dt ……（4A） と置換えてもよい。 従つて上式(1)〜(4)で示したように、トランジス
タQ1，Q2からなるダーリントン回路そのものの
蓄積時間tstgと降下時間tfはキヤリヤq1，q2が消
滅する時間で決まる。すなわち逆ベース電流IB1
とIB2を大きな値に設定すればする程時間tstgと
tfは短くなる訳である。 ところが一般的に蓄積時間tstgが短ければ短い
程、本回路は高周波動作が可能となるが、これに
伴つて降下時間tfが短くなり過ぎると主回路電流
の降下速度−dIC／dtも大きくなり、主回路配線
の浮遊インダクタンスと作用して、このターンオ
フ時に大きなスパイク電圧が発生し、この複合半
導体装置の破壊を招くおそれがあり、さらにこの
破壊防止のためには、前記スパイク電圧を吸収す
るための図外のスナバ回路の容量増大を計らなけ
ればならないと言う欠点がある。 そこでこれを防ぐため主回路電流の降下速度−
dIC／dtを下げようとし、ベース逆電流IB1，IB2
を小さな値としようとすると、この電流降下速度
−dIC／dtが下がる代わりに蓄積時間tstgも大き
くなり、この複合半導体装置の高周波動作への適
用が不可能になると言う欠点がある。
時の回路図、第６図は第５図の要部動作を説明す
るための波形図である。 第５図においてQ2は主トランジスタ、Q1は主
トランジスタQ2を駆動するための補助トランジ
スタで、この２つのトランジスタQ1，Q2はダー
リントン接続されている。SRはこの複合半導体装
置をターンオフするためのターンオフ電源、VR
はこの電源SR内の直流電源、RRは同じくこの直
流電源VRの直列抵抗であり、この電源SRはトラ
ンジスタQ1，Q2をターンオフさせる際に図外の
開閉手段（例えばトランジスタ）を介してこの図
のように接続される。 補助トランジスタQ1のベースＢ１・エミツタ
Ｅ１回路と並列に接続されたダイオードＤ１は、
このターンオフの際、補助トランジスタQ1のベ
ースＢ１・エミツタＥ１間が逆ベース電流を阻止
できる状態になつたのちも主トランジスタQ2の
ベースＢ２・エミツタＥ２間に逆ベース電流を流
し続けて主トランジスタQ2をオフさせるための
ものである。 第６図において、１は主回路電流IC、２は主
回路電流ICを構成する電流のうち補助トランジ
スタQ1に分流するコレクタ電流IC1、３は同じく
主トランジスタQ2に分流するコレクタ電流IC2、
４はトランジスタQ1，Q2のベース・エミツタ回
路を流れるベース電流IBである。 同図４の時点t1において第５図のような順方向
ベース電流IBを反転させる回路を形成すると、
同図４のように時点t1からt3まで（この期間をタ
ーンオフ時点ｔ offという）逆方向のベース電
流が流れたのち、ベース電流が消滅する。このベ
ース電流の消滅の直前の時点t2Aから前記時点t3
の間に主回路電流ICは降下速度−dIC／dtで急速
に降下して消滅する。なおここで時点t1からほぼ
時点t2Aまでの間を蓄積時間tstg、ほぼ時点t2A
から、ほぼ時点t3までの間を降下時間tfと呼ぶ。 また同図４中時点t1からt2までの電気量q1（左
下下りの斜線部（または交叉斜線部））は補助ト
ランジスタQ1のベースＢ１・エミツタＥ１間の
蓄積キヤリヤ、同じく時点t1からt3までの電気量
q2（右下下りの斜線部）は主トランジスタQ2のベ
ースＢ２・エミツタ２間の蓄積キヤリアである。 次に第６図を参照しつつ、第５図の動作を説明
する。ダーリントン接続されたトランジスタQ1，
Q2は、ターンオフ時にはベース・エミツタ間逆
バイアス電源としての直流電源VRにより、両ト
ランジスタQ1，Q2のベース領域に蓄積された過
剰少数キヤリアを引き抜くことによつて高速のス
イツチング動作が行われる。 第６図４のように前段の補助トランジスタQ1
のベース領域に蓄積されたキヤリアq1は期間
（t1，t2）に逆ベース電流IB1として引き抜かれ後
段の主トランジスタQ2のベース領域に蓄積され
たキヤリヤq2は、その１部の（前記キヤリヤq1
に等しい）キヤリヤが前記の期間（t1，t2）に引
き抜かれたのち、さらに引き続いて期間（t2，
t3）で逆ベースIB2として引き抜かれる。ここに
次のような関係が成り立つ。 IB1＝VR／RR ……(1) IB2＝VR−VF／RR ……(2) q1＝∫t2 t1IB1dt ……(3) q2＝q1＋∫t3 t2IB2dt ……(4) ただしVFはダイオードＤ１の順電圧降下であ
る。なお現実には蓄積キヤリヤq1∫q2であり、(4)
式は q2≒∫t3 t2IB2dt ……（4A） と置換えてもよい。 従つて上式(1)〜(4)で示したように、トランジス
タQ1，Q2からなるダーリントン回路そのものの
蓄積時間tstgと降下時間tfはキヤリヤq1，q2が消
滅する時間で決まる。すなわち逆ベース電流IB1
とIB2を大きな値に設定すればする程時間tstgと
tfは短くなる訳である。 ところが一般的に蓄積時間tstgが短ければ短い
程、本回路は高周波動作が可能となるが、これに
伴つて降下時間tfが短くなり過ぎると主回路電流
の降下速度−dIC／dtも大きくなり、主回路配線
の浮遊インダクタンスと作用して、このターンオ
フ時に大きなスパイク電圧が発生し、この複合半
導体装置の破壊を招くおそれがあり、さらにこの
破壊防止のためには、前記スパイク電圧を吸収す
るための図外のスナバ回路の容量増大を計らなけ
ればならないと言う欠点がある。 そこでこれを防ぐため主回路電流の降下速度−
dIC／dtを下げようとし、ベース逆電流IB1，IB2
を小さな値としようとすると、この電流降下速度
−dIC／dtが下がる代わりに蓄積時間tstgも大き
くなり、この複合半導体装置の高周波動作への適
用が不可能になると言う欠点がある。
本考案は、上述の欠点を除去し、蓄積時間tstg
はそれ程長くなく、降下時間tfのみ長くできるス
イツチング用の複合半導体装置を提供することを
目的とする。
はそれ程長くなく、降下時間tfのみ長くできるス
イツチング用の複合半導体装置を提供することを
目的とする。
本考案の要点は、主トランジスタ（Q2など）
と、該トランジスタを駆動する補助トランジスタ
（Q1など）とをダーリントン接続してなる複合半
導体装置において、 前記補助トランジスタのベース・エミツタ回路
と並列に、該トランジスタのベース電流を阻止す
る極性のダイオード（Ｄ１など）と、該ダイオー
ドの順電流を阻止する極性のツエナダイオード
（ZD１など）または該ツエナダイオードと同等の
特性を持つ電圧阻止手段（ダイオードＤ２〜Ｄ４
など）との直列回路を接続し、 さらに該直列回路と並列に、少くともコンデン
サ（Ｋ１など）または該コンデンサとインピーダ
ンス（抵抗Ｒ１など）との直列回路と接続する点
にある。
と、該トランジスタを駆動する補助トランジスタ
（Q1など）とをダーリントン接続してなる複合半
導体装置において、 前記補助トランジスタのベース・エミツタ回路
と並列に、該トランジスタのベース電流を阻止す
る極性のダイオード（Ｄ１など）と、該ダイオー
ドの順電流を阻止する極性のツエナダイオード
（ZD１など）または該ツエナダイオードと同等の
特性を持つ電圧阻止手段（ダイオードＤ２〜Ｄ４
など）との直列回路を接続し、 さらに該直列回路と並列に、少くともコンデン
サ（Ｋ１など）または該コンデンサとインピーダ
ンス（抵抗Ｒ１など）との直列回路と接続する点
にある。
以下第１図ないし第４図に基づいて本考案の実
施例を説明する。第１図〜第３図は本考案装置の
それぞれ異なる実施例としてのターンオフ時の回
路図で、第５図に対応する。また第４図は第１図
の要部動作を説明するための波形図であり、第４
図１は主回路電流ICの波形で第６図１に、第４
図２はベース電流IBの波形で第６図４に対応す
る。 第１図においては第５図に対し、ダイオードＤ
１と直列にベース逆電流（つまりダイオードＤ１
の順電流）を阻止する極性のツエナダイオード
ZD１が設けられ、さらに補助トランジスタQ1の
ベースＢ１、エミツタＥ１回路と並列にコンデン
サＫ１が設けられている。 次に第２図においては第１図のツエナダイオー
ドZD１の代わりに、ダイオードＤ１と同極性の
ダイオードＤ２〜Ｄ４の直列回路が設けられてい
る。第２図の回路では３つのダイオードＤ２〜Ｄ
４の順方向電圧降下の和が第１図のツエナダイオ
ードZD１のツエナ電圧とほぼ等しくなるように
選ばれ、順、逆ベース電流について第１図と第２
図とは等価の回路となつている。 また第３図は第１図のコンデンサＫ１と直列に
抵抗Ｒ１を設ける一方、ターンオフ電源SR内の抵
抗RRが取除かれている。 次に第４図を参照しつつ第１図ないし第３図の
動作を説明する。第１図では前述したように、補
助トランジスタQ1のベースＢ１・エミツタＥ１
回路と並列のダイオードＤ１と直列にカソードが
エミツタ側となるようツエナダイオードZD１を
接続している。これにより前記の式(2)における
VF（ダイオードＤ１の順電圧降下）がVF＋VZD（た
だしVZDはツエナダイオードZDのツエナ電圧）に
置換わることとなつて、第４図ベース逆電流
IB20、即ち補助トランジスタQ1のベース領域の
蓄積キヤリヤq1が吸出されてこのベースＢ１・
エミツタＥ１回路が逆電流阻止能力を回復したの
ちのベース逆電流、つまり主トランジスタQ2の
ベース逆電流IB2中の定常的な成分で、第６図の
期間（t2，t3）間のベース電流IB2に相当する電
流を小に、従つて第４図のように降下時間tfを長
くし、主回路電流降下速度−dIC／dtを低減する
ことができる。 ただしこのままでは主トランジスタQ2の蓄積
時間tstg（なお、前述のように補助トランジスタ
Q1のベース領域の蓄積キヤリヤq1は現実には主
トランジスタQ2の蓄積キヤリヤq2に比し極めて
小さいので、この複合半導体装置の蓄積時間tstg
は殆ど主トランジスタQ1の蓄積時間によつて定
まる。）も長くなり、高周波回路への適用が困難
となるので、主トランジスタQ1についての初期
のベース逆電流成分を増大させるため、補助トラ
ンジスタQ1のベースＢ１・エミツタＥ１回路と
並列にコンデンサＫ１を挿入する。 これにより主トランジスタQ2のベース逆電流
IB2は、補助トランジスタQ1の蓄積キヤリヤq1の
吸出しが終わつた初期の時点ではコンデンサＫ１
を流れて、ダイオードＤ１およびツエナダイオー
ドZD１は短絡されるので、ベース逆電流IB2の
値は第４図のように初めは大きく、時間と共に減
衰して前記の電流値IB20となる。このようにし
て主トランジスタQ2の蓄積時間tstgも小とするこ
とができる。 次に第２図の回路は前述したように第１図の回
路と等価であり、前記と同様なターンオフ動作を
行うことができる。 また第３図は、この複合半導体装置にターンオ
フ電源SRが接続された初期において補助トランジ
スタQ1のベースＢ１・エミツタＥ１回路を流れ
るべきベース逆電流IB1の１部がコンデンサＫ１
がバイパスして正味ベース逆電流の値が小となり
補助トランジスタQ1の蓄積時間tstgが増加しよう
とするのを防ぐために、コンデンサＫ１と直列に
抵抗Ｒ１を接続してコンデンサＫ１を通電流を抑
制しようとしたものである。
施例を説明する。第１図〜第３図は本考案装置の
それぞれ異なる実施例としてのターンオフ時の回
路図で、第５図に対応する。また第４図は第１図
の要部動作を説明するための波形図であり、第４
図１は主回路電流ICの波形で第６図１に、第４
図２はベース電流IBの波形で第６図４に対応す
る。 第１図においては第５図に対し、ダイオードＤ
１と直列にベース逆電流（つまりダイオードＤ１
の順電流）を阻止する極性のツエナダイオード
ZD１が設けられ、さらに補助トランジスタQ1の
ベースＢ１、エミツタＥ１回路と並列にコンデン
サＫ１が設けられている。 次に第２図においては第１図のツエナダイオー
ドZD１の代わりに、ダイオードＤ１と同極性の
ダイオードＤ２〜Ｄ４の直列回路が設けられてい
る。第２図の回路では３つのダイオードＤ２〜Ｄ
４の順方向電圧降下の和が第１図のツエナダイオ
ードZD１のツエナ電圧とほぼ等しくなるように
選ばれ、順、逆ベース電流について第１図と第２
図とは等価の回路となつている。 また第３図は第１図のコンデンサＫ１と直列に
抵抗Ｒ１を設ける一方、ターンオフ電源SR内の抵
抗RRが取除かれている。 次に第４図を参照しつつ第１図ないし第３図の
動作を説明する。第１図では前述したように、補
助トランジスタQ1のベースＢ１・エミツタＥ１
回路と並列のダイオードＤ１と直列にカソードが
エミツタ側となるようツエナダイオードZD１を
接続している。これにより前記の式(2)における
VF（ダイオードＤ１の順電圧降下）がVF＋VZD（た
だしVZDはツエナダイオードZDのツエナ電圧）に
置換わることとなつて、第４図ベース逆電流
IB20、即ち補助トランジスタQ1のベース領域の
蓄積キヤリヤq1が吸出されてこのベースＢ１・
エミツタＥ１回路が逆電流阻止能力を回復したの
ちのベース逆電流、つまり主トランジスタQ2の
ベース逆電流IB2中の定常的な成分で、第６図の
期間（t2，t3）間のベース電流IB2に相当する電
流を小に、従つて第４図のように降下時間tfを長
くし、主回路電流降下速度−dIC／dtを低減する
ことができる。 ただしこのままでは主トランジスタQ2の蓄積
時間tstg（なお、前述のように補助トランジスタ
Q1のベース領域の蓄積キヤリヤq1は現実には主
トランジスタQ2の蓄積キヤリヤq2に比し極めて
小さいので、この複合半導体装置の蓄積時間tstg
は殆ど主トランジスタQ1の蓄積時間によつて定
まる。）も長くなり、高周波回路への適用が困難
となるので、主トランジスタQ1についての初期
のベース逆電流成分を増大させるため、補助トラ
ンジスタQ1のベースＢ１・エミツタＥ１回路と
並列にコンデンサＫ１を挿入する。 これにより主トランジスタQ2のベース逆電流
IB2は、補助トランジスタQ1の蓄積キヤリヤq1の
吸出しが終わつた初期の時点ではコンデンサＫ１
を流れて、ダイオードＤ１およびツエナダイオー
ドZD１は短絡されるので、ベース逆電流IB2の
値は第４図のように初めは大きく、時間と共に減
衰して前記の電流値IB20となる。このようにし
て主トランジスタQ2の蓄積時間tstgも小とするこ
とができる。 次に第２図の回路は前述したように第１図の回
路と等価であり、前記と同様なターンオフ動作を
行うことができる。 また第３図は、この複合半導体装置にターンオ
フ電源SRが接続された初期において補助トランジ
スタQ1のベースＢ１・エミツタＥ１回路を流れ
るべきベース逆電流IB1の１部がコンデンサＫ１
がバイパスして正味ベース逆電流の値が小となり
補助トランジスタQ1の蓄積時間tstgが増加しよう
とするのを防ぐために、コンデンサＫ１と直列に
抵抗Ｒ１を接続してコンデンサＫ１を通電流を抑
制しようとしたものである。
本考案によれば主トランジスタQ2と、該トラ
ンジスタQ2を駆動する補助トランジスタQ1とを
ダーリントン接続してなる複合半導体装置におい
て、 前記補助トランジスタQ1のベースＢ１・エミ
ツタＥ１回路と並列に、該トランジスタQ1のベ
ース電流を阻止する極性のダイオードＤ１と、該
ダイオードＤ１の順電流を阻止する極性のツエナ
ダイオードZD１または該ツエナダイオードと同
等の特性を持つ電圧阻止手段としてのダイオード
Ｄ２〜Ｄ４との直列回路を接続し、 さらに該直列回路と並列に、少なくともコンデ
ンサＫ１または該コンデンサＫ１と抵抗Ｒ１との
直列回路を接続するようにしたため、次のような
効果を得ることができる。 蓄積時間tstgが短く降下時間tfの長い、つま
り高周波回路に適し、かつターンオフスパイク
電圧の発生しにくい複合半導体装置が得られ
る。 降下時間tfの期間中の逆ベース電流IB20が小
さいため、主トランジスタの逆バイアス安全動
作領域RBSOAが増加し、従つて複合半導体装
置の信頼性が増加する。 主回路電流が増えるに従つて、この複合半導
体装置の蓄積キヤリヤが増加するため、逆ベー
ス電流がこの蓄積キヤリヤに比して相対的に少
なくなり、降下時間tfが長くなるため、主回路
電流増加に基づくスパイク電圧の増加を防止で
き、スパイク電圧を最も抑制したい高電流領域
において本考案は最も効果を発揮できる。
ンジスタQ2を駆動する補助トランジスタQ1とを
ダーリントン接続してなる複合半導体装置におい
て、 前記補助トランジスタQ1のベースＢ１・エミ
ツタＥ１回路と並列に、該トランジスタQ1のベ
ース電流を阻止する極性のダイオードＤ１と、該
ダイオードＤ１の順電流を阻止する極性のツエナ
ダイオードZD１または該ツエナダイオードと同
等の特性を持つ電圧阻止手段としてのダイオード
Ｄ２〜Ｄ４との直列回路を接続し、 さらに該直列回路と並列に、少なくともコンデ
ンサＫ１または該コンデンサＫ１と抵抗Ｒ１との
直列回路を接続するようにしたため、次のような
効果を得ることができる。 蓄積時間tstgが短く降下時間tfの長い、つま
り高周波回路に適し、かつターンオフスパイク
電圧の発生しにくい複合半導体装置が得られ
る。 降下時間tfの期間中の逆ベース電流IB20が小
さいため、主トランジスタの逆バイアス安全動
作領域RBSOAが増加し、従つて複合半導体装
置の信頼性が増加する。 主回路電流が増えるに従つて、この複合半導
体装置の蓄積キヤリヤが増加するため、逆ベー
ス電流がこの蓄積キヤリヤに比して相対的に少
なくなり、降下時間tfが長くなるため、主回路
電流増加に基づくスパイク電圧の増加を防止で
き、スパイク電圧を最も抑制したい高電流領域
において本考案は最も効果を発揮できる。
第１図ないし第３図はそれぞれ本考案装置の異
なる実施例としてのターンオフ時の回路図、第４
図は第１図の要部動作を説明するための波形図、
第５図は第１図に対応する従来装置の回路図、第
６図は第５図の要部動作を説明するための波形図
で第４図に対応するものである。 Q1……補助トランジスタ、Q2……主トランジ
スタ、Ｄ１〜Ｄ４……ダイオード、ZD１……ツ
エナダイオード、Ｋ１……コンデンサ、Ｒ１，
RR……抵抗、SR……ターンオフ電源、VR……直
流電圧。
なる実施例としてのターンオフ時の回路図、第４
図は第１図の要部動作を説明するための波形図、
第５図は第１図に対応する従来装置の回路図、第
６図は第５図の要部動作を説明するための波形図
で第４図に対応するものである。 Q1……補助トランジスタ、Q2……主トランジ
スタ、Ｄ１〜Ｄ４……ダイオード、ZD１……ツ
エナダイオード、Ｋ１……コンデンサ、Ｒ１，
RR……抵抗、SR……ターンオフ電源、VR……直
流電圧。
Claims (1)
- 【実用新案登録請求の範囲】 主トランジスタと、該トランジスタを駆動する
補助トランジスタとをダーリントン接続してなる
複合半導体装置において、 前記補助トランジスタのベース・エミツタ回路
と並列に、該トランジスタのベース電流を阻止す
る極性のダイオードと、該ダイオードの順電流を
阻止する極性のツエナダイオードまたは該ツエナ
ダイオードと同等の特性を持つ電圧阻止手段との
直列回路を接続し、 さらに該直列回路と並列に、少くともコンデン
サまたは該コンデンサとインピーダンスとの直列
回路を接続することを特徴とする複合半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16104086U JPH054276Y2 (ja) | 1986-10-21 | 1986-10-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16104086U JPH054276Y2 (ja) | 1986-10-21 | 1986-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367265U JPS6367265U (ja) | 1988-05-06 |
| JPH054276Y2 true JPH054276Y2 (ja) | 1993-02-02 |
Family
ID=31086989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16104086U Expired - Lifetime JPH054276Y2 (ja) | 1986-10-21 | 1986-10-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054276Y2 (ja) |
-
1986
- 1986-10-21 JP JP16104086U patent/JPH054276Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367265U (ja) | 1988-05-06 |
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