JPH0544191B2 - - Google Patents

Description

請求の範囲 １ 複数のトランジスタ（例えば第６図のＴ１〜
Ｔ１３）を有するランダム論理IGFET集積回路
を所定の配置に製造する方法において、 (1) 各々が異なるトランジスタに関連して 半導体バルク領域上に行列状に配置された複
数のゲート絶縁物領域（例えば第７図のＴ１〜
Ｔ１３）であつて、隣合う列に配置されたゲー
ト絶縁物領域同志は離間しているが、同一列内
の隣合う行に配置されたゲート絶縁物領域同志
は接続されているゲート絶縁物領域を単一基板
チツプ（例えば１０２）上に形成する工程、 (2) 複数の離間したゲート導電路（例えば第８図
の８０１）であつて、各々が異なる行に沿つて
延在し、その行において該ゲート絶縁物領域上
に敷かれるように配置され、それがゲート絶縁
物領域と交差するところでゲート電極として働
くゲート導電路を該単一基板チツプ上に形成す
る工程、 (3) ゲート導電路の敷かれていないゲート絶縁物
領域下の半導体領域中にソース／ドレイン領域
（例えば３０１，３０２）を形成する工程、 (4) 該ソース／ドレイン領域中の所定のものに金
属コンタクト手段（例えば５０１，９０１）を
形成する工程、および (5) 該金属コンタクト手段を相互接続し該ゲート
導電路に対し直交して延びる複数の導電金属路
（例えば第９図の９０２）であつて、該導電金
属路の少なくとも１つが該金属コンタクト手段
の少なくとも１つに直接に接続されそして該ゲ
ート導電路に対し直交する第１の方向（例えば
第１０図，１５図，２０図で下方）に電力源ノ
ードと該金属コンタクト手段の間にある該ゲー
ト導電路の全てを越えて該電力源ノード（例え
ば第１０図の１００１、第１５図の１５０１、
第２０図の２００１）へと延在している導電金
属路を形成する工程とからなりそれによつてラ
ンダム論理IGFET集積回路配置を実現してい
ることを特徴とするランダム論理IGFET集積
回路の製造方法。

２ 請求の範囲第１項に記載の方法において、該
導電金属路の少なくとも１つは隣合う列間の距離
に約等しい距離だけ該ゲート導電路と並行に走つ
ている第１の区分と該第１の区分と該第１の区分
に接続され該ゲート導電路と直交している第２の
区分とからなることを特徴とするランダム論理
IGFET集積回路の製造方法。

３ 請求の範囲第１項に記載の方法において、該
導電金属路の少なくとも１つは隣合う列間の距離
よりも小さい距離だけ該ゲート導電路と並行に走
つている第１の区分と該第１の区分に接続され該
ゲート導電路と直交している第２の区分とからな
ることを特徴とするランダム論理IGFET集積回
路の製造方法。

４ 請求の範囲第１項に記載の方法において、全
ての該ゲート導電路を越えて該第１の方向に延在
する該導電金属路の全ては該電力源ノード（例え
ば第１０図の１００１、第１５図の１５０１、第
２０図の２００１）に接続されていることを特徴
とするランダム論理IGFET集積回路の製造方法。

５ 請求の範囲第１項に記載の方法において、該
電力源ノード（例えば第１０図の１００１、第１
５図の１５０１、第２０図の２００１）に接続さ
れていない該導電金属路の少なくとも１つは負荷
装置（例えば第１０図のＴ１４、第１５図のＴ３
７、第２０図のＴ５１）に接続されていることを
特徴とするランダム論理IGFET集積回路の製造
方法。

発明の背景 本発明は、絶縁ゲート電界効果トランジスタ
（IGFET）集積回路の製造方法、より具体的に
は、チツプの都合のよいレイアウトと両立するよ
うに、ランダム論理回路用に１チツプ上にデバイ
スを配置する製造方法に係る。

IGFET集積回路は、当業者にはよく知られて
いる。そのような回路は、通常、金属−半導体
（MOS）技術の形式として、ｐ−チヤネル、ｎ−
チヤネルまたは相補チヤネルで製作され、そのよ
うな形式は一般的にPMOS、NMOSおよび
CMOSとそれぞれ呼ばれる。これらのIGFET技
術のそれぞれは、シリコンまたはサフアイアの単
一基板上に、数万もの多くのトランジスタを有す
る大規模集積回路（LSI）を製作するための能力
を有する。

LSI回路の製造価格の主要部分は、チツプのレ
イアウトにある。レイアウトプロセスにおいて、
一連のプロセス工程を通してチツプ上に形成すべ
きデバイスは、所望の回路形態に対応するように
配置される。そのようなプロセスはトランジスタ
および回路の相互接続を形成する数万も多くのデ
バイスを、高密度に１チツプ上に配置しなければ
ならないより大きなLSI回路の場合、特に難し
く、且つ時間を要する可能性がある。

高密度のデバイス形式を実現することは、チツ
プ製作プロセスにおける主要な目的である。チツ
プ面積が増すとともにチツプの製造歩留りが急速
に減少する限り、低製造価格の観点からは、与え
られた回路についてチツプ面積を実行できる限
り、小さくすることが重要である。しかし、多く
の場合、高充てん密度を達成するには、チツプの
レイアウトに必要な時間、従つてチツプ設計価格
が増加する。

ランダムアクセスメモリ（RAM）、リードオ
ンリーメモリ（ROM）、プログラマブル論理ア
レイ（PLA）などのような高度に反復をする回
路の場合、そのような回路ではチツプ形式は規則
的に順序だつたアレイにくり返されるという事実
により、チツプレイアウトは著るしく簡単化され
る。たとえば、数千の蓄積セルを有するRAMの
場合、セルのレイアウトは１度だけ実行され、同
じセルの形態が順序だつて規則性のあるアレイ中
の各蓄積セル位置に繰り返される。

しかし、ほとんど、あるいは全く繰り返しのな
い回路の場合、ランダム論理回路と呼ばれるが、
従来技術を用いるチツプレイアウトプロセスは、
難しく且つ時間を要する可能性がある。マイクロ
プロセツサのようなある種のLSI回路は、同じチ
ツプ上に、くり返す部分（たとえばPLA）とラ
ンダム論理（たとえば計算論理ユニツト）を有す
る。

ランダム論理回路のチツプレイアウトに最も一
般的に用いられる方法は、チツプ設計者が所望の
回路および高い充填密度を達成するために、その
人の判断に従い、デバイスを個別に、あるいは集
団として置くものである。しばしば“手充てん”
法と呼ばれるこの方法は、系統的な工程や法則を
含まないため、与えられた回路について得られる
充てん密度は、チツプ設計者の手腕とレイアウト
に費す時間の長さに依存する。従つて、ランダム
論理LSI回路の製作に伴う問題は、“手充てん”
技術を用いたチツプレイアウトでは困難で且つ高
くなる。

しばしば大きなLSI回路用のチツプレイアウト
プロセスを促進するためには、レイアウトの仕事
は数人のチツプ設計者に分割され、それぞれはチ
ツプの異なる部分上にレイアウトを行なう。“手
充てん”法が用いられる場合、異なるチツプ設計
者によつて、信号線、部分の面積および形をあら
かじめ決めることは難しい。したがつて、チツプ
の異なる部分が最終的に結合されるとき、および
レイアウトの仕事を分割したことにより得られた
時間の節約が、チツプの異なる部分間の相互接続
の複雑さのために、チツプ面積の増大によつて打
ち消される時に問題が起る。

LSIチツプのレイアウトに関するもう一つの問
題は、一度レイアウトが完了した後の誤りのチエ
ツクである。デバイス形状が機能回路を実現する
ために適切に配置されているだけでなく、デバイ
スおよびデバイス間の寸法が、回路を製作するの
に用いられる具体的な技術で必要とされる許容範
囲内になければならない。誤りをチエツクする通
常の方法は、完了したレイアウトを視察すること
である。この方法はきわめて非能率的で、“手充
てん”法により作られた大きなレイアウトの場
合、信頼性がない。

ランダム論理LSI回路用のチツプレイアウトお
よび誤り検査の価格を減少させるための、知られ
ている従来技術は、チツプレイアウト用の“標準
セル”法である。この方法において、あらかじめ
作られた標準セルと呼ばれるすべての基本論理要
素（すなわち、ゲート、フリツプ−フロツプ等）
のレイアウトは、標準セルの“図書室”で得られ
る。回路のレイアウトプロセスにおいて、回路に
必要とされる標準セルは、チツプ領域全体に展開
された空間的に離れた列に置かれる。列間の間隙
は、各種の標準セルを相互接続する導電路用の
“ワイヤチヤネル”として働く。列中のセルの配
置は、“ワイヤチヤネル”の領域を最小にするよ
うに選択される。標準的なセル方法によるチツプ
レイアウトの誤り検査は、標準的なセルそれ自身
が一般に、それ以上検査を必要としない確立され
たパターンであり、“ワイヤチヤネル”に限定さ
れる回路の相互接続は、容易に跡をたどれるため
簡単化される。標準セル法はチツプレイアウトに
費やす時間を著るしく短縮するがチツプ領域利用
の観点からは、効率が悪い。標準セルチツプレイ
アウトの相互接続が“ワイヤチヤネル”に限定さ
れ、標準セル領域により制限されている限り、チ
ツプ面積利用は最適なものから離れている。与え
られたランダム論理回路の場合、標準セルチツプ
レイアウトは同じ回路の“手充てん”レイアウト
より、10ないし20パーセントも多くチツプ領域を
必要とする。したがつて、効率のよいチツプ領域
の利用およびレイアウトの誤りの検査を容易にす
るランダム−論理回路のチツプレイアウトの速く
且つ系統的な方法の必要性が明らかにある。最後
に、チツプレイアウトがチツプの製作を容易にす
ることと両立することが重要である。

又、特開昭51−147982号に開示されているよう
なIGFET回路ではトランジスタのソース／ドレ
イン領域から接地点へと不純物拡散路をつくりそ
れらの領域を接地している。そのような回路は配
線チヤネルの必要性をなくすが、不純物拡散路は
長くかなりの抵抗を有してしまう。

本発明の概要 本発明によると、ソース／ドレイン・金属コン
タクトから接地点への電気的接続の少なくとも１
つは金属路であり、そしてソース／ドレイン・金
属コンタクトから接地点への電気的接続は不純物
拡散路である必要はないものである。それによつ
て回路の電気的抵抗は減少され動作中の回路の電
力損失は所与全レイアウト領域に関して少なくす
ることができる。

【図面の簡単な説明】

第１ないし第５図は、MOSトランジスタとト
ランジスタへの接続を伴なうデバイス形状を形成
する一連工程を示す透視図、 第６図は、分枝トランジスタの直列に接続され
た組合せを有するIGFET回路の概略を示す図、 第７ないし第１０図は、第６図の回路に対応す
るデバイス形状の配置を実現する一連の工程を示
す平面図、 第１１図は、分枝トランジスタの並列に接続さ
れた組合せを有するIGFET回路の概略を示す図、 第１２ないし第１５図は、第１１図の回路に対
応するデバイス形状の配置を実現する一連の工程
を示す平面図、 第１６図は、分枝トランジスタの並列および直
列の両方に接続された組合せを有するIGFET回
路の概略を示す図、 第１７ないし第２０図は、第１６図の回路に対
応したデバイス形状の配置を実現する一連の工程
を示す平面図である。

詳細な説明 第１ないし第５図を参照すると、周知の“自己
配置”シリコンゲート法を用いた金属一酸化物−
半導体（MOS）トランジスタのデバイス形状を
形成するプロセスを示す集積回路チツプの一部の
透視図が示されている。本発明を理解するのに本
質的なプロセス工程のみが第１ないし第５図に示
されている。チツプ上のデバイス形状の実際のパ
ターン形成は、集積回路産業を通じて現在用いら
れている周知のフオトリソグラフイーまたは電子
線リソグラフイ技術による。

トランジスタのゲート絶縁領域の形成が第１図
に示されている。最初に電界酸化物層１０１が低
濃度ドープシリコンバルク領域１０２上に熱成長
される。形成されつつあるトランジスタがｐ形ま
たはｎ形チヤネルを有するかに依存して、基板は
それぞれｎ形またはｐ形のいずれかである。電界
酸化物領域の一部はエツチング除去され、トラン
ジスタのゲート絶縁物領域として働く薄い酸化物
領域１０３が熱成長される。第２図はトランジス
タのゲート電極の形成を示す。電界酸化物および
薄い酸化物領域の両方の上に延びる多結晶シリコ
ン路２０１が形成される。薄い酸化物領域上の多
結晶シリコンまたはゲート導電路の部分は、トラ
ンジスタのゲート電極として働く。一方残りの部
分は、ゲート電極へ接続される導電体として働
く。従つて、多結晶シリコン層は、トランジスタ
へのゲート電極となるだけでなく、回路接続を形
成する第１の導電体層ともなる。トランジスタの
ソース／ドレイン領域の形成が第３図に示されて
いる。比較的高濃度ドープされ、バルクとは相対
する伝導形を有する領域３０１および３０２が、
多結晶シリコン路２０１′または電界酸化物１０
１により被覆されない薄い酸化物領域の下にある
部分のバルク領域に、拡散またはイオン注入によ
り形成される。ソース／ドレイン領域は多結晶シ
リコン路によりマスクされるチヤネル領域３０３
中には延びない。領域３０１および３０２のそれ
ぞれはトランジスタのソース領域またはドレイン
領域のいずれかして互換的に働らく。

第４図は、ソース／ドレイン領域および多結晶
シリコン路への電極窓の形成を示す。中間酸化物
層４０１が熱成長されるか堆積された後、ソー
ス／ドレイン電極窓４０２および多結晶電極窓４
０３が、酸化物層を通してエツチングにより開け
られる。各電極窓の上に金属層を堆積することに
よりソース／ドレイン電極５０１および多結晶シ
リコン電極５０２の形成が第５図に示されてい
る。金属層は、また、参照数字（５０３，５０４
及び５０５）で示されたような導電路を通して、
回路の相互接続をするための第２の導電体層とな
る。回路の配置を行なう際、第１図ないし第５図
に示されたようなデバイス形状および相互接続路
は、所望の回路を実現するため、チツプ上に配置
される。

第６図を参照すると、LSI回路に用いられる型
のIGFET回路６００の概略図が示されている。
１チツプ上にそのような回路を数百形成すること
は、LSI回路では特殊なことではない。図示され
た回路は、VDD電源ノードから信号ノード６０
３に接続された単一のトランジスタＴ１４から成
る負荷領域と、信号ノード６０３から接地ノード
６０５（やはり共通ノードとされている）に接続
されている４個の分枝Ｂ１ないしＢ４から成る駆
動領域を有する論理部分６０１を含む。回路の分
枝は、２個の回路ノード間の独立の電流路を表わ
す１ないし複数の回路要素の任意の組合わせとし
て一般に定義される。電流路はそれらが結合され
ないときは独立である。このように、第６図でＢ
１からＢ４と印された直列接続のトランジスタの
組合わせのそれぞれは、信号ノード６０３と共通
ノード間の独立の電流路を表わすから、それぞれ
を分枝と呼ぶことができる。しかし、本発明を説
明する目的のため、分枝の定義にはまた、信号ノ
ードおよび共通ノード間で並列に接続された２な
いしそれ以上のトランジスタの単一の組合せを含
む。

駆動領域の各分枝は、分枝トランジスタＴ１な
いしＴ１３の異なる直列接続の組合わせから成
る。各分枝トランジスタのゲート電極は、入力信
号線GN１，GN７の一つに接続されている。あ
る分枝内の分枝トランジスタのゲート電極は、そ
れぞれ異なるゲートノードに接続されている。負
荷トランジスタＴ１４のゲート電極は、ゲートノ
ードGNAに接続されている。

回路はまたVDDノードから出力ノード６０４
に接続された単一負荷トランジスタＴ１５と出力
ノードからVSS電源ノードに接続された単一駆
動トランジスタＴ１６から成る出力部分６０２も
含む。Ｔ１５のゲート電極は論理部分の単一ノー
ド６０３に接続され、Ｔ１６のゲート電極はゲー
トノードGNBに接続されている。

第７図ないし第１０図を参照すると、本発明に
従う第６図の回路の配置に用いられる一連の工程
を示すチツプの表面図が示されている。デバイス
形状を形成するために用いられるプロセス工程
は、第１図ないし第５図に関連して述べたものと
同じである。本方法を説明するという点からは、
論理及び出力部分、および各部分の負荷および駆
動領域を、別々に扱うのが便利である。したがつ
て、第７図ないし第９図は論理部分の駆動領域の
配置のみを示し、一方第１０図は回路全体の配置
を示す。

第７図は、各々が異なる分枝トランジスタ（Ｔ
１ないしＴ１３）に対応し、対応するトランジス
タで表示された13の薄い酸化物領域の形成を示
す。各薄い酸化物領域は、第１図の透視図で表わ
されるように、シリコンバルク領域上に形成され
る。シリコン−オン−サフアイヤ技術で回路を製
作する場合、各薄い酸化物領域は、分離されたシ
リコンバルク領域に重畳するであろう。薄い酸化
物領域は交差する行および列のアレイに配置され
る。各列は回路の分枝Ｂ１ないしＢ４の一つに対
応する。具体的な分枝に使われる列の数は、同じ
ゲートノードに接続されたゲート電極を有する具
体的な分枝中の分枝トランジスタの最大数に等し
い。第６図の回路において、ある与えられた分枝
に属する分枝トランジスタのゲート電極は、それ
ぞれ異なるゲートノードに接続されているから、
この数は１で、アレイ中の各列は単一の異なる分
枝に対応する。したがつて、アレイ中には４個の
列があり、ある分枝に属するすべての分枝トラン
ジスタに対応する薄い酸化物領域は、ある分枝に
対応する列中に配置される。たとえば、分枝Ｂ１
に属する分枝トランジスタＴ１ないしＴ４に対応
する薄い酸化物領域は、すべてＢ１と印された列
中に配置されている。

アレイ中の各行は、分枝トランジスタに接続さ
れたゲートノードGN１ないしGN７の異なる一
つに対応し、対応するゲートノードに接続された
ゲート電極を有するすべての分枝トランジスタに
対応した薄い酸化物領域を含む。たとえば、ゲー
トノードGN２に接続されたゲート電極を有する
分枝トランジスタＴ１，Ｔ６，Ｔ１０およびＴ１
２に対応する薄い酸化物領域は、すべてGN２と
印された行中に配置されている。

アレイ中の隣接した薄い酸化物領域は、回路の
製作に用いられる具体的な技術の設計法則により
決まる間隙だけ分離されている。しかし、同じ行
の隣接した行中の薄い酸化物領域は、合併された
薄い酸化物領域を形成するため、隣り合わせにす
る。たとえば、列Ｂ１中のトランジスタＴ４，Ｔ
１，Ｔ２およびＴ３に対応する薄い酸化物領域
は、隣り合わせにして合成領域７０１を形成する
が、列Ｂ２中のトランジスタＴ５に対応する薄い
酸化物領域は隣り合わせにしない。

多結晶シリコン路およびソース／ドレイン領域
の形成について第８図に示されている。多結晶シ
リコン路８０１はアレイ中の各行に沿つて配置さ
れ、行に対応したゲートノードとして働く。多結
晶シリコン路、ソース／ドレイン領域の形成後、
黒い点を付けた領域が多結晶シリコン路で被覆さ
れない薄い酸化物領域の下の部分の、シリコンバ
ルク領域中に形成される。多結晶シリコン路の
例、薄い酸化物領域の例およびソース／ドレイン
領域の例を示す透視図が第３図に与えられてい
る。

第９図は、選択されたソース／ドレイン領域へ
の電極窓９０１の窓あけ、電極窓上の金属電極の
形成、必要な回路接続を完成させるための金属路
９０２の形成後の駆動部分の完成された配置を示
す。電極窓、ソース／ドレイン金属電極および金
属路の例の透視図が第５図に示されている。金属
路は多結晶シリコン電極５０２への金属部を除い
て、中間の酸化物層４０１により、多結晶シリコ
ン路から絶縁されている。

論理部分の負荷部分、出力部分の負荷および駆
動部分を含む第６図の回路の完成されたレイアウ
トが第１０図に示されている。他の部分のレイア
ウトは、上に述べた工程に従い独立に行なわれ、
第９図に示されるような配置に接続される。これ
ら他の部分のそれぞれは１個だけのトランジスタ
から成るから、それらの配置および相互接続は、
これ以上説明しなくてもきわめて明らかである。
多結晶シリコン路１００１および１００２が、そ
れぞれ接地ノードおよび出力ノードとして働くよ
うに付け加えられる。これらの追加された多結晶
シリコン路は、ゲート絶縁物領域をもたない予備
の行に沿つて延びる。レイアウトにはまた、同じ
チツプ上の他の回路間の信号供給導電体として働
らく追加された他結晶シリコン路を含む。それぞ
れVssおよびVss電力供給ノードとして働くよう
に、広い金属路１００３および１００４が設けら
れる。上に述べたように、すべての金属路は多結
晶電極１００５がある部分では、それへの金属部
分を除いて、多結晶シリコン路から絶縁されてい
る。また、第１０図からわかるように、数個所の
部分を除いて、金属路は一般に多結晶シリコン路
に対し垂直に延びる。

第１１図を参照すると、回路の概略的な構成が
示されている。この場合、論理部分１１０１の駆
動部分は、分枝トランジスタＴ２１ないしＴ３４
の４個の並列接続の組合わせ、信号ノード１１０
３からスイツチ接地ノードへ直列接続されたＣ１
ないしＣ４と印された組合わせを有する。信号ノ
ード１１０３と接地ノード間のすべての電流路は
接続されるから、全駆動部分は１つの分枝と考え
なければならない。各分枝トランジスタのゲート
電極は、ゲートノードGN１１ないしGN１８の
１つに接続される。駆動部分の負荷部分は、ゲー
ト電極がゲートノードGNCに接続された単一ト
ランジスタＴ３７から成る。回路の出力部分１１
０２は、ゲート電極が負荷部分の単一ノード１１
０３に接続された単一負荷トランジスタＴ３６と
ゲート電極がゲートノードGNDに接続された単
一駆動トランジスタＴ３５を有する。

本発明に従う第１１図の回路の論理部分の駆動
領域用のデバイス形状の調整工程が第１２図ない
し第１４図に示されている。第１２図はアレイ中
の各部分に配置された分枝トランジスタＴ２１な
いしＴ３４に対応する薄い酸化物領域を示す。薄
い酸化物領域は対応するトランジスタの印により
表示されている。単一分枝に対応するアレイ中の
列の数は、同じゲートノードに接続された分枝中
のトランジスタの最大数に等しく、ゲートノード
GN１８は４個の分枝トランジスタＴ３４，Ｔ３
２，Ｔ２９およびＴ２５に接続されているから、
他のゲートノード以外に、アレイは４個の列を有
する。アレイは、それぞれがゲートノードGN１
１およびGN１８の１つに対応した８個の行を有
し、ゲートノードの印により表示されている。

多結晶シリコン路１３０１およびソース／ドレ
イン領域の形成が第１３図に描かれている。電極
窓の形成、電極窓上の金属電極の形成および残つ
た相互接続のための金属路の形成後の、論理部分
駆動領域の完成されたレイアウトが、第１４図に
示されている。

駆動部分の負荷トランジスタＴ３７、出力部分
の負荷トランジスタＴ３６、出力部分の駆動トラ
ンジスタＴ３５を含む第１１図の回路の完成した
レイアウトが第１５図に示されている。接地ノー
ドおよび出力ノードとしてそれぞれ働くように、
多結晶シリコン路１５０１および１５０２が付け
加えられている。それぞれVDDノードおよび
VSSノードとして働くように、広い金属路１５
０３および１５０４が付け加えられている。

第１６図には、分枝トランジスタの直列および
並列の両方の組合わせを含む回路の概略的なダイ
ヤグラムが示されている。論理部分１６０１の駆
動領域は信号ノード１６０３から接地ノードに接
続された３個の分枝Ｂ６，Ｂ７，Ｂ８を有する。
分枝Ｂ８はゲート電極がそれぞれゲートノード
GN２５およびGN２３に接続された２個の分枝
トランジスタＴ４１およびＴ４２の並列の組合わ
せから成る。上に述べたように、信号ノードおよ
び接地ノード間に接続された分枝トランジスタの
単一の並列結合が、単一分枝と考えられる。分枝
Ｂ７は、ゲート電極がそれぞれゲートノードGN
２４およびGN２３に接続された分枝トランジス
タＴ４３およびＴ４４の直列結合から成る。分枝
Ｂ６は、分枝トランジスタＴ４７およびＴ４８の
並列組合わせと直列接続された分枝トランジスタ
Ｔ４５およびＴ４６の直列接続から成る。分枝ト
ランジスタＴ４５，Ｔ４６，Ｔ４７およびＴ４８
のゲート電極は、それぞれゲート電極GN２１，
GN２２，GN２５およびGN２４に接続されてい
る。本発明に従う第１６図の回路の論理部分駆動
領域の一連の配置工程が、第１６図ないし第１９
図に示されている。アレイ中の分枝トランジスタ
Ｔ４１ないしＴ４８に対応する薄い酸化物領域の
配置が第１７図に示されている。ある分枝に属す
る分枝トランジスタのゲート電極は、異なるゲー
トノードに接続されるから、アレイは分枝Ｂ６な
いしＢ８のそれぞれに対応する３個の列を有す
る。アレイは５個のゲートノードGN２１ないし
GN２５のそれぞれに対応した５個の行を有す
る。多結晶シリコン路１８０１および黒い点を施
したソース／ドレイン領域の形成が、第１８図に
示されている。第１９図は、選択されたソース／
ドレイン領域への電極窓あけ及び電極窓上の金属
電極の形成、残りの回路接続のための金属路形成
を示す。論理部分負荷トランジスタＴ５１、出力
部分駆動トランジスタＴ４９、出力部分負荷トラ
ンジスタＴ５０を含む第１６図の完成した配置が
第２０図に示されている。それぞれ、接地ノード
および出力ノードとして働くように、多結晶シリ
コン路２００１および２００２が付け加えられて
いる。それぞれVDDおよびVSSノードとして働
くように、広い金属路２００３および２００４が
付け加えられる。

本発明の好ましい実施例においては、回路のす
べての入力および出力信号線は、予備行中のもの
も含む規則的に分離された多結晶シリコン路（第
１０，１５および２０図）として形成されるよう
に制限されている。この制限によつて、同じチツ
プ上のある回路部分と他の部分の相互接続が容易
になり、大LSI回路のチツプレイアウトが２ない
しそれ以上のチツプ設計者により行なわれるよう
に、独立の部分に分割される場合に生じる先に述
べた問題を軽減する。本発明は各チツプ設計者を
共通の配置“法”に制限し、それにより信号線の
部分およびチツプ領域の境界をあらかじめ決める
ことが可能になる。したがつて、異なる設計者に
よるチツプ部分は困難なく組合わされ、組合わさ
れた配置のチツプ領域の使用効率は、単一のチツ
プ設計者により行われた“手操作”配置のそれに
近づく。

第１０，１５，２０図からわかるように、本発
明に従つて行なわれるレイアウトは、高度の秩序
と規則性を有するデバイス形状を特徴とする。
“手操作”の配置では通常見出されないこれらの
特性は、配置の誤りの発見を容易にする。たとえ
ば、第１０，１５および第２０図において、隣接
した多結晶シリコン路の並列した端部間の間隔お
よび隣接した薄い酸化物領域の並列した端部間の
間隔は、視察により検査できる。アレイ中のトラ
ンジスタの位置およびダイヤグラム中のそれらの
位置間の関係により、ダイヤグラムで配置の検証
が容易になる。さらに、配置プロセスはよく規定
された工程の系統的な手順を通して行なわれるた
め配置の誤りが起る可能性が減少する。

上に述べた実施例においては、薄い酸化物領域
は形状が長方形で一様な寸法であるように示され
ているが回路を製作するために用いられる具体的
な技術の設計則および本発明の設計則が観測され
るならば、他の形状および一様でない寸法も用い
ることができる。更に上に述べた実施例において
は、相互接続およびトランジスタのソース／ドレ
イン領域への電極は、電極窓、金属電極及び金属
路により作られたが、ソース／ドレイン領域をつ
なげるシリコンバルク領域中に形成された拡散又
はイオン注入により作られるような等価な導電路
及び電極手段で置き代えることもできる。

上に述べた実施例、応用及び変形に加え、当業
者には明らかであろう他の実施例、応用及び変形
も、本発明の精神及び視野に含まれる。