JPH0544195B2 - - Google Patents
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- JPH0544195B2 JPH0544195B2 JP57054336A JP5433682A JPH0544195B2 JP H0544195 B2 JPH0544195 B2 JP H0544195B2 JP 57054336 A JP57054336 A JP 57054336A JP 5433682 A JP5433682 A JP 5433682A JP H0544195 B2 JPH0544195 B2 JP H0544195B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
-
- G—PHYSICS
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-
- G—PHYSICS
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- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
- G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
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- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明はソース・ドレイン間のリーク電流を低
減させる構造を有する半導体薄膜トランジスタに
関する。
減させる構造を有する半導体薄膜トランジスタに
関する。
近年、絶縁基板上に薄膜トランジスタを形成す
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する三次元集積回路、あるいは安価で高
性能なイメージセンサ、あるいは高密度のメモリ
など、数多くの応用が期待されるものである。以
下、薄膜トランジスタをアクテイブマトリツクス
パネルに応用した場合を例に取つて説明するが、
本発明は薄膜トランジスタを用いた他の場合にも
全く同様に適用することができる。これは、本発
明の主旨が、リーク電流を減少させるという薄膜
トランジスタの本質的な特性向上に関するものだ
からである。
る研究が活発に行なわれている。この技術は、安
価な絶縁基板を用いて薄形デイスプレイを実現す
るアクテイブマトリツクスパネル、あるいは通常
の半導体集積回路上にトランジスタなどの能動素
子を形成する三次元集積回路、あるいは安価で高
性能なイメージセンサ、あるいは高密度のメモリ
など、数多くの応用が期待されるものである。以
下、薄膜トランジスタをアクテイブマトリツクス
パネルに応用した場合を例に取つて説明するが、
本発明は薄膜トランジスタを用いた他の場合にも
全く同様に適用することができる。これは、本発
明の主旨が、リーク電流を減少させるという薄膜
トランジスタの本質的な特性向上に関するものだ
からである。
薄膜トランジスタのアクテイブマトリツクスパ
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
ネルに応用した場合の液晶表示装置は、一般に、
上側のガラス基板と、下側の薄膜トランジスタ基
板と、その間に封入された液晶とから構成されて
おり、前記薄膜トランジスタ基板上にマトリツク
ス状に配置された液晶駆動素子を外部選択回路に
より選択し、前記液晶駆動素子に接続された液晶
駆動電極に電圧を印加することにより、任意の文
字、図形、あるいは画像の表示を行なうものであ
る。前記薄膜トランジスタ基板の一般的な回路図
を第１図に示す。
第１図ａは薄膜トランジスタ基板上の液晶駆動
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある。液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。このコンデン
サの容量としては、液晶自体の有する容量と故意
に設けたコンデンサの容量を含むが、場合によつ
ては液晶の容量のみで構成されることもある。７
は液晶パネルであり、７−１は各液晶駆動素子に
対応して形成された液晶駆動電極であり、７−２
は上側ガラスパネルである。
素子のマトリツクス状配置図である。図中の１で
囲まれた領域が表示領域であり、その中に液晶駆
動素子２がマトリツクス状に配置されている。３
は液晶駆動素子２へのデータ信号ラインであり、
４は液晶駆動素子２へのタイミング信号ラインで
ある。液晶駆動素子２の回路図を第１図ｂに示
す。５は薄膜トランジスタであり、データのスイ
ツチングを行なう。６はコンデンサであり、デー
タ信号の保持用として用いられる。このコンデン
サの容量としては、液晶自体の有する容量と故意
に設けたコンデンサの容量を含むが、場合によつ
ては液晶の容量のみで構成されることもある。７
は液晶パネルであり、７−１は各液晶駆動素子に
対応して形成された液晶駆動電極であり、７−２
は上側ガラスパネルである。
以上の説明からわかるように、薄膜トランジス
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
タは、液晶に印加する電圧のデータをスイツチン
グするために用いられ、このとき薄膜トランジス
タに要求される特性は大きく次の２種類に分類さ
れる。
(1) 薄膜トランジスタをON状態にした時コンデ
ンサを充電させるために充分な電流を流すこと
ができること。
ンサを充電させるために充分な電流を流すこと
ができること。
(2) 薄膜トランジスタをOFF状態にした時、極
力、電流が流れないこと。
力、電流が流れないこと。
(1)はコンデンサへのデータの書き込み特性に関
するものである。液晶の表示はコンデンサの電位
により決定されるため、短時間にデータを完璧に
書き込むことができるように、薄膜トランジスタ
は充分大きい電流を流すことができなくてはなら
ない。この時の電流（以下、ON電流という）は
コンデンサの容量と、書き込み時間とから定まり
そのON電流をクリアできるように薄膜トランジ
スタを製造しなくてはならない。薄膜トランジス
タの流すことができるON電流は、トランジスタ
のサイズ（チヤネル長とチヤネル幅）、構造、製
造プロセス、ゲート電圧、ドレイン電圧などに大
きく依存する。
するものである。液晶の表示はコンデンサの電位
により決定されるため、短時間にデータを完璧に
書き込むことができるように、薄膜トランジスタ
は充分大きい電流を流すことができなくてはなら
ない。この時の電流（以下、ON電流という）は
コンデンサの容量と、書き込み時間とから定まり
そのON電流をクリアできるように薄膜トランジ
スタを製造しなくてはならない。薄膜トランジス
タの流すことができるON電流は、トランジスタ
のサイズ（チヤネル長とチヤネル幅）、構造、製
造プロセス、ゲート電圧、ドレイン電圧などに大
きく依存する。
(2)は、コンデンサに書き込まれたデータの保持
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの容量は、
通常1pF程度の小さい値であるため、薄膜トラン
ジスタがOFF状態の時にわずかでもリーク電流
（以下、OFF電流という）が流れると、ドレイン
の電位（すなわち、コンデンサの電位）は急激に
ソースの電位に近づき、書き込まれたデータは正
しく保持されなくなつてしまう。したがつて、
OFF電流はできる限り、小さくしなくてはなら
ない。OFF電流の機構については、本発明の主
旨に関係するため、後に詳しく述べる。
特性に関するものである。一般に、書き込まれた
データは書き込み時間よりもはるかに長い時間保
持されなくてはならない。コンデンサの容量は、
通常1pF程度の小さい値であるため、薄膜トラン
ジスタがOFF状態の時にわずかでもリーク電流
（以下、OFF電流という）が流れると、ドレイン
の電位（すなわち、コンデンサの電位）は急激に
ソースの電位に近づき、書き込まれたデータは正
しく保持されなくなつてしまう。したがつて、
OFF電流はできる限り、小さくしなくてはなら
ない。OFF電流の機構については、本発明の主
旨に関係するため、後に詳しく述べる。
以上述べた内容からわかるように、薄膜トラン
ジスタのOFF電流を低減させることは、非常に
重要な意義を有する。チヤネル長を小さく、チヤ
ネル幅を大きくして充分なON電流を得ようとす
るとOFF電流も増加し、データの保持特性を悪
化させるためである。したがつて、OFF電流を
減少せしめることは、薄膜トランジスタの特性改
善において急務となつている。このことは薄膜ト
ランジスタをアクテイブマトリツクスパネル以外
の用途に応用する場合にも全く同様である。例え
ば、薄膜トランジスタを用いて、通常のロジツク
回路を構成する場合には静止電流が増加し、また
メモリやイメージセンサを構成する場合には誤動
作の原因となる。
ジスタのOFF電流を低減させることは、非常に
重要な意義を有する。チヤネル長を小さく、チヤ
ネル幅を大きくして充分なON電流を得ようとす
るとOFF電流も増加し、データの保持特性を悪
化させるためである。したがつて、OFF電流を
減少せしめることは、薄膜トランジスタの特性改
善において急務となつている。このことは薄膜ト
ランジスタをアクテイブマトリツクスパネル以外
の用途に応用する場合にも全く同様である。例え
ば、薄膜トランジスタを用いて、通常のロジツク
回路を構成する場合には静止電流が増加し、また
メモリやイメージセンサを構成する場合には誤動
作の原因となる。
本発明は、このような従来の薄膜トランジスタ
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
の欠点を除去するものであり、その目的とすると
ころは、OFF電流を低減させる構造を有する薄
膜トランジスタを提供することである。以下、
OFF電流の機構について詳しく述べた後、それ
に基づいて本発明の内容を説明する。
第２図は半導体薄膜を用いたＮチヤネル薄膜ト
ランジスタの一般的な構造を示す断面図である。
８はガラス、石英などの絶縁性透明基板、９は多
結晶シリコンなどの半導体薄膜、１０は半導体薄
膜中にリンやヒ素などの不純物をドープして形成
したソース領域、１１は同じくドレイン領域、１
２はゲート膜、１３はゲート電極、１４は層間絶
縁膜、１５はソース電極、１６はドレイン電極で
ある。この構造を有する薄膜トランジスタの代表
的な特性を第３図及び第４図に示す。
ランジスタの一般的な構造を示す断面図である。
８はガラス、石英などの絶縁性透明基板、９は多
結晶シリコンなどの半導体薄膜、１０は半導体薄
膜中にリンやヒ素などの不純物をドープして形成
したソース領域、１１は同じくドレイン領域、１
２はゲート膜、１３はゲート電極、１４は層間絶
縁膜、１５はソース電極、１６はドレイン電極で
ある。この構造を有する薄膜トランジスタの代表
的な特性を第３図及び第４図に示す。
第３図はチヤネル長Ｌ＝20μｍ、チヤネル幅Ｗ
＝10μｍのサイズを有する薄膜トランジスタの特
性を示すグラフである。なお、このデータは本出
願人が実験を行なつて得られた結果である。この
グラフの横軸はソースに対するゲート電圧VGSで
あり、縦軸はドレイン電流IDである。パラメータ
はソースに対するドレイン電圧VDSであり、Ａの
曲線がVDS＝1Vに、Ｂの曲線がVDS＝4Vに、Ｃの
曲線がVDS＝8Vにそれぞれ対応する。これよりわ
かるように、ドレイン電流IDはVGS＝0V近傍で最
小値を取り、VGSの絶対値が増加するにつれてド
レイン電流IDは増加する。VGSが正の領域でドレ
イン電流が増加することは、トランジスタが
OFF状態からON状態へ変化することを意味する
ものであり、電流の増加率はできる限り大きいこ
とが望ましい。一方、VGSが負の領域でドレイン
電流が増加することは、OFF電流がゲート電圧
依存性を有することを意味するものでありトラン
ジスタの特性としては望ましくない。またドレイ
ン電流はドレイン電圧VDSにより大きく変化す
る。特にVGSが負の領域におけるドレイン電流、
すなわちOFF電流は、ON電流以上にドレイン電
圧依存性が大きい。
＝10μｍのサイズを有する薄膜トランジスタの特
性を示すグラフである。なお、このデータは本出
願人が実験を行なつて得られた結果である。この
グラフの横軸はソースに対するゲート電圧VGSで
あり、縦軸はドレイン電流IDである。パラメータ
はソースに対するドレイン電圧VDSであり、Ａの
曲線がVDS＝1Vに、Ｂの曲線がVDS＝4Vに、Ｃの
曲線がVDS＝8Vにそれぞれ対応する。これよりわ
かるように、ドレイン電流IDはVGS＝0V近傍で最
小値を取り、VGSの絶対値が増加するにつれてド
レイン電流IDは増加する。VGSが正の領域でドレ
イン電流が増加することは、トランジスタが
OFF状態からON状態へ変化することを意味する
ものであり、電流の増加率はできる限り大きいこ
とが望ましい。一方、VGSが負の領域でドレイン
電流が増加することは、OFF電流がゲート電圧
依存性を有することを意味するものでありトラン
ジスタの特性としては望ましくない。またドレイ
ン電流はドレイン電圧VDSにより大きく変化す
る。特にVGSが負の領域におけるドレイン電流、
すなわちOFF電流は、ON電流以上にドレイン電
圧依存性が大きい。
第４図はチヤネル幅Ｗ＝10μｍの薄膜トランジ
スタの特性のチヤネル長Ｌ依存性を示すグラフで
ある。なお、このデータも出願人が実験を行なつ
て得た結果である。ドレイン電圧はVDS＝4Vで一
定であり、パラメータはチヤネル長Ｌである。Ｄ
の曲線がＬ＝10μｍに、Ｅの曲線がＬ＝20μｍに、
Ｆの曲線がＬ＝40μｍに、Ｇの曲線がＬ＝100μｍ
にそれぞれ対応する。これよりわかるように、
VGSが正の領域ではドレイン電流IDはチヤネル長
Ｌに反比例し、通常の金属絶縁膜半導体構造電界
効果トランジスタ（MOS FET）の理論と一致
する。しかし、VGSが負の領域では、VGSの絶対
値が大きくなるにつれて、チヤネル長Ｌの依存性
は小さくなり、ついにはＬの依存性が全く無くな
る。すなわち、VGSが約−8V以下のときには、い
かなるＬに対してもOFF電流は一定になる。
スタの特性のチヤネル長Ｌ依存性を示すグラフで
ある。なお、このデータも出願人が実験を行なつ
て得た結果である。ドレイン電圧はVDS＝4Vで一
定であり、パラメータはチヤネル長Ｌである。Ｄ
の曲線がＬ＝10μｍに、Ｅの曲線がＬ＝20μｍに、
Ｆの曲線がＬ＝40μｍに、Ｇの曲線がＬ＝100μｍ
にそれぞれ対応する。これよりわかるように、
VGSが正の領域ではドレイン電流IDはチヤネル長
Ｌに反比例し、通常の金属絶縁膜半導体構造電界
効果トランジスタ（MOS FET）の理論と一致
する。しかし、VGSが負の領域では、VGSの絶対
値が大きくなるにつれて、チヤネル長Ｌの依存性
は小さくなり、ついにはＬの依存性が全く無くな
る。すなわち、VGSが約−8V以下のときには、い
かなるＬに対してもOFF電流は一定になる。
第３図及び第４図に示したデータより、OFF
電流は次のような機構によるものと考えられる。
すなわち、VGS＝0VにおけるOFF電流は半導体薄
膜の固有抵抗により決定されるが、VGSを負にバ
イアスした時のOFF電流は、半導体薄膜の表面
に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるPN接合を流れ
る電流により規定される。一般に、半導体薄膜中
には多くのトラツプが存在するため、このPN接
合は不完全であり、したがつて接合リーク電流が
流れやすい。ゲート電圧を負にバイアスするほど
OFF電流が増加するのは、半導体薄膜の表面に
形成されるＰ型層のキヤリア濃度が増加して、
PN接合のエネルギー障壁の幅が狭くなるため、
電界の集中が起こり、接合リーク電流が増加する
ことによるものである。また、OFF電流のドレ
イン電圧依存性も、同様の理由によるものであ
る。またOFF電流のチヤネル長依存性も、接合
リーク電流により説明できる。すなわち、VGSを
負にバイアスするにつれて、OFF電流はドレイ
ン近傍の接合リーク電流に支配され、半導体薄膜
の固有抵抗により流れる電流は無視できるように
なるためである。
電流は次のような機構によるものと考えられる。
すなわち、VGS＝0VにおけるOFF電流は半導体薄
膜の固有抵抗により決定されるが、VGSを負にバ
イアスした時のOFF電流は、半導体薄膜の表面
に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるPN接合を流れ
る電流により規定される。一般に、半導体薄膜中
には多くのトラツプが存在するため、このPN接
合は不完全であり、したがつて接合リーク電流が
流れやすい。ゲート電圧を負にバイアスするほど
OFF電流が増加するのは、半導体薄膜の表面に
形成されるＰ型層のキヤリア濃度が増加して、
PN接合のエネルギー障壁の幅が狭くなるため、
電界の集中が起こり、接合リーク電流が増加する
ことによるものである。また、OFF電流のドレ
イン電圧依存性も、同様の理由によるものであ
る。またOFF電流のチヤネル長依存性も、接合
リーク電流により説明できる。すなわち、VGSを
負にバイアスするにつれて、OFF電流はドレイ
ン近傍の接合リーク電流に支配され、半導体薄膜
の固有抵抗により流れる電流は無視できるように
なるためである。
OFF電流の機構は上述した通りのものである
が実際にOFF電流を低減させるための有効な手
段は従来、あまり取られていなかつた。特に、ゲ
ート電圧を負にバイアスした時のOFF電流を低
減させるためには、接合リーク電流を低減させな
くてはならないため、その努力はほとんど払われ
ていなかつた。
が実際にOFF電流を低減させるための有効な手
段は従来、あまり取られていなかつた。特に、ゲ
ート電圧を負にバイアスした時のOFF電流を低
減させるためには、接合リーク電流を低減させな
くてはならないため、その努力はほとんど払われ
ていなかつた。
本発明はこのようなOFF電流のゲート電圧依
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する画
期的な薄膜トランジスタを提供するものである。
これを実現するために本発明では、半導体薄膜を
用いソース電極とドレイン電極とゲート電極を備
えた薄膜トランジスタにおいて、複数個の前記薄
膜トランジスタを直列に接続し、その両端の電極
をソース電極及びドレイン電極とすると共に、前
記複数個の薄膜トランジスタのゲート電極をすべ
て共通にしたことを特徴とする薄膜トランジスタ
を提供する。以下、図を参照して本発明を詳しく
説明する。
存性を低減させ、VGSを負の値に増加させても
OFF電流がほとんど増加しない特性を有する画
期的な薄膜トランジスタを提供するものである。
これを実現するために本発明では、半導体薄膜を
用いソース電極とドレイン電極とゲート電極を備
えた薄膜トランジスタにおいて、複数個の前記薄
膜トランジスタを直列に接続し、その両端の電極
をソース電極及びドレイン電極とすると共に、前
記複数個の薄膜トランジスタのゲート電極をすべ
て共通にしたことを特徴とする薄膜トランジスタ
を提供する。以下、図を参照して本発明を詳しく
説明する。
第５図は、本発明の回路図を示すものである。
Ｓはソースを、Ｄはドレインを、Ｇはゲートを示
している。またＮは直列に接続する薄膜トランジ
スタの個数を表わしている。図からわかるように
Ｎ個の薄膜トランジスタを直列に接続し両端の電
極の一方をソースに、他方をドレインとする。ま
た、Ｎ個の薄膜トランジスタのゲートはすべて共
通にして、１つのゲートとする。本発明の主旨
は、このように構成された複数個の薄膜トランジ
スタを単一の薄膜トランジスタとして取り扱うこ
とにある。このように構成された薄膜トランジス
タは非常に優れたOFF特性を有する。その理由
は、第６図を参照して説明する。
Ｓはソースを、Ｄはドレインを、Ｇはゲートを示
している。またＮは直列に接続する薄膜トランジ
スタの個数を表わしている。図からわかるように
Ｎ個の薄膜トランジスタを直列に接続し両端の電
極の一方をソースに、他方をドレインとする。ま
た、Ｎ個の薄膜トランジスタのゲートはすべて共
通にして、１つのゲートとする。本発明の主旨
は、このように構成された複数個の薄膜トランジ
スタを単一の薄膜トランジスタとして取り扱うこ
とにある。このように構成された薄膜トランジス
タは非常に優れたOFF特性を有する。その理由
は、第６図を参照して説明する。
第６図ａは、第５図においてＮ＝２とした場合
の回路図である。簡単のため、Ｎ＝２の場合を例
にとつて本発明を説明する。図中、Ｓ，Ｄ，Ｇの
意味する内容は第５図と同じである。Ｓ，Ｄ，
Ｇ，Ｘにおける電位をそれぞれVS，VD，VG，VX
とする。また、図中の番号は、２つの薄膜トラン
ジスタにつけられた番号であり、それぞれのトラ
ンジスタのチヤネル長をL1，L2とする。また、
第６図ｂは、ａのトランジスタを等価的に１つの
トランジスタに置きかえたものであり、そのチヤ
ネル長はL1＋L2である。トランジスタ１のドレ
イン電圧VDS1、ゲート電圧VGS1及びトランジスタ
２のドレイン電圧VDS2，ゲート電圧VGS2は次式で
与えられる。
の回路図である。簡単のため、Ｎ＝２の場合を例
にとつて本発明を説明する。図中、Ｓ，Ｄ，Ｇの
意味する内容は第５図と同じである。Ｓ，Ｄ，
Ｇ，Ｘにおける電位をそれぞれVS，VD，VG，VX
とする。また、図中の番号は、２つの薄膜トラン
ジスタにつけられた番号であり、それぞれのトラ
ンジスタのチヤネル長をL1，L2とする。また、
第６図ｂは、ａのトランジスタを等価的に１つの
トランジスタに置きかえたものであり、そのチヤ
ネル長はL1＋L2である。トランジスタ１のドレ
イン電圧VDS1、ゲート電圧VGS1及びトランジスタ
２のドレイン電圧VDS2，ゲート電圧VGS2は次式で
与えられる。
VDS1＝VX−VS
VGS1＝VG−VS
VDS2＝VD−VX
VGS2＝VG−VX
トランジスタ１を流れる電流I1とトランジスタ
２を流れる電流I2が等しくなるように点Ｘの電位
VXが定まる。このとき、VS＜VX＜VDが成立し、
したがつてドレイン電圧VD−VSは２つのトラン
ジスタに分割して印加されることになる。このた
めドレイン電流は減少するはずであるが、ドレイ
ン電流とチヤネル長との間に一定の関係が成立す
る場合には、第６図ｂに比べてチヤネル長が短い
分だけドレイン電流は増加し、結局、第６図ａの
トランジスタと、第６図ｂのトランジスタとでは
電流値は等しくなる。実際、VG−VS＞０の場合
には、この関係が成立し、ON電流は変化しな
い。すなわち、チヤネル長をどのように分割して
も電流値は変わらない。
２を流れる電流I2が等しくなるように点Ｘの電位
VXが定まる。このとき、VS＜VX＜VDが成立し、
したがつてドレイン電圧VD−VSは２つのトラン
ジスタに分割して印加されることになる。このた
めドレイン電流は減少するはずであるが、ドレイ
ン電流とチヤネル長との間に一定の関係が成立す
る場合には、第６図ｂに比べてチヤネル長が短い
分だけドレイン電流は増加し、結局、第６図ａの
トランジスタと、第６図ｂのトランジスタとでは
電流値は等しくなる。実際、VG−VS＞０の場合
には、この関係が成立し、ON電流は変化しな
い。すなわち、チヤネル長をどのように分割して
も電流値は変わらない。
しかし、VG−VS＜０の場合には状況が異なる。
これは、第４図に示したように、ゲート電圧を負
にバイアスした場合、ドレイン電流のチヤネル長
依存性がなくなつてくることに起因する。すなわ
ち、ゲート電圧を負の方向に大きくしていくと、
OFF電流はチヤネル長に依存しなくなつてくる
ため、第６図ａとｂとでチヤネル長の違いによる
効果はなのなつてくる。したがつて、個々のトラ
ンジスタに加わるドレイン電圧が低下する分だ
け、ａではOFF電流が減少する。この効果は、
ゲート電圧を負にバイアスするほど顕著になる。
これは、第４図に示したように、ゲート電圧を負
にバイアスした場合、ドレイン電流のチヤネル長
依存性がなくなつてくることに起因する。すなわ
ち、ゲート電圧を負の方向に大きくしていくと、
OFF電流はチヤネル長に依存しなくなつてくる
ため、第６図ａとｂとでチヤネル長の違いによる
効果はなのなつてくる。したがつて、個々のトラ
ンジスタに加わるドレイン電圧が低下する分だ
け、ａではOFF電流が減少する。この効果は、
ゲート電圧を負にバイアスするほど顕著になる。
また、以上の現象は、物性的に次のようにも説
明される。トランジスタがONの状態では、半導
体薄膜の表面にはチヤネルが形成されるため、ソ
ースからドレインに向けて、ほぼ均一な電位勾配
（電界）が生じているために、どのようにチヤネ
ルを分割してもドレイン電流は変化しない。一方
トランジスタがOFFの状態では、前述の通り、
ドレイン近傍のPN接合にほとんどの電界が集中
しているため、トランジスタを分割することによ
り個々のPN接合に加わる電界集中を弱めること
ができ、接合リーク電流、すなわちOFF電流を
減少させることができる。
明される。トランジスタがONの状態では、半導
体薄膜の表面にはチヤネルが形成されるため、ソ
ースからドレインに向けて、ほぼ均一な電位勾配
（電界）が生じているために、どのようにチヤネ
ルを分割してもドレイン電流は変化しない。一方
トランジスタがOFFの状態では、前述の通り、
ドレイン近傍のPN接合にほとんどの電界が集中
しているため、トランジスタを分割することによ
り個々のPN接合に加わる電界集中を弱めること
ができ、接合リーク電流、すなわちOFF電流を
減少させることができる。
次に、実験データを示して、本発明の効果を実
証する。
証する。
第７図は、本発明による薄膜トランジスタの特
性を示すグラフである。第６図ａにおいてL1＝
L2＝10μｍ、W1＝W2＝10μｍとした場合のトラン
ジスタ特性である。このトランジスタは等価的に
第３図に示したトランジスタに等しいものであ
る。なお、このデータも本出願人が実験を行なつ
て得られた結果である。パラメータはドレイン電
圧であり、Ｈの曲線がVDS＝1Vに、Ｉの曲線が
VDS＝4Vに、Ｊの曲線がVDS＝8Vにそれぞれ対応
している。このグラフからわかるように、VGSが
正の領域、すなわちON電流は第３図のデータと
ほとんど一致するが、VGSが負の領域、すなわち
OFF電流は、第３図と大幅に異なり、低い値で
ほぼ一定の値をとつている。すなわち、従来の薄
膜トランジスタと同じON電流を保ちつつ、OFF
電流を大幅に低減させている。また、本出願人は
従来のトランジスタ特性をもとにしてコンピユー
タシミユレーシヨンを行ない、本発明による薄膜
トランジスタのOFF特性を計算してみたが、そ
の結果は第７図のグラフと非常によく一致した。
性を示すグラフである。第６図ａにおいてL1＝
L2＝10μｍ、W1＝W2＝10μｍとした場合のトラン
ジスタ特性である。このトランジスタは等価的に
第３図に示したトランジスタに等しいものであ
る。なお、このデータも本出願人が実験を行なつ
て得られた結果である。パラメータはドレイン電
圧であり、Ｈの曲線がVDS＝1Vに、Ｉの曲線が
VDS＝4Vに、Ｊの曲線がVDS＝8Vにそれぞれ対応
している。このグラフからわかるように、VGSが
正の領域、すなわちON電流は第３図のデータと
ほとんど一致するが、VGSが負の領域、すなわち
OFF電流は、第３図と大幅に異なり、低い値で
ほぼ一定の値をとつている。すなわち、従来の薄
膜トランジスタと同じON電流を保ちつつ、OFF
電流を大幅に低減させている。また、本出願人は
従来のトランジスタ特性をもとにしてコンピユー
タシミユレーシヨンを行ない、本発明による薄膜
トランジスタのOFF特性を計算してみたが、そ
の結果は第７図のグラフと非常によく一致した。
以上の説明では簡単のため、Ｎ＝２の場合、す
なわち２つの薄膜トランジスタを直列に接続した
場合について述べたが、３つ以上の場合にも全く
同様の説明をすることができる。直列に接続する
薄膜トランジスタの個数を増加させると、ドレイ
ン電圧が高い場合のOFF電流の改善が顕著にな
つてくる。これは、トランジスタの数が多いほど
個々のトランジスタに印加されるドレイン電圧が
減少するためである。したがつて、薄膜トランジ
スタの用途と、要求されるOFF電流のレベルに
よつて、その個数Ｎを選択すればよい。アクテイ
ブマトリツクスパネルに応用する場合には、通
常、ドレイン電圧が低いため（約10V以下）、Ｎ
＝２〜３で充分である。薄膜トランジスタでロジ
ツク回路を構成する場合には、通常、充分なON
電流を得るために高いゲート電圧を印加するが、
ドレイン電圧もそれとほぼ同等の高い値になるた
めＮの値は大きくした方がOFF電流の低減には
効果がある。
なわち２つの薄膜トランジスタを直列に接続した
場合について述べたが、３つ以上の場合にも全く
同様の説明をすることができる。直列に接続する
薄膜トランジスタの個数を増加させると、ドレイ
ン電圧が高い場合のOFF電流の改善が顕著にな
つてくる。これは、トランジスタの数が多いほど
個々のトランジスタに印加されるドレイン電圧が
減少するためである。したがつて、薄膜トランジ
スタの用途と、要求されるOFF電流のレベルに
よつて、その個数Ｎを選択すればよい。アクテイ
ブマトリツクスパネルに応用する場合には、通
常、ドレイン電圧が低いため（約10V以下）、Ｎ
＝２〜３で充分である。薄膜トランジスタでロジ
ツク回路を構成する場合には、通常、充分なON
電流を得るために高いゲート電圧を印加するが、
ドレイン電圧もそれとほぼ同等の高い値になるた
めＮの値は大きくした方がOFF電流の低減には
効果がある。
以上述べたように、本願発明は前述ような構成
をとることにより、オン電流の減少を抑えつつ、
オフ電流を大幅に減少させる。
をとることにより、オン電流の減少を抑えつつ、
オフ電流を大幅に減少させる。
第１図は薄膜トランジスタをアクテイブマトリ
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は半導体薄膜を用いたＮチヤネル薄
膜トランジスタの一般的な構造を示す断面図であ
る。第３図及び第４図は、従来の薄膜トランジス
タの特性を示すグラフである。第５図は本発明の
一般的な構成を示す回路図である。第６図は本発
明の一例として、２個の薄膜トランジスタを直列
に接続した場合の回路図と、それに等価な単一の
薄膜トランジスタを示すものである。第７図は、
第６図に示した本発明による薄膜トランジスタの
特性を示すグラフである。
ツクスパネルに応用した場合の一般的な回路図で
ある。第２図は半導体薄膜を用いたＮチヤネル薄
膜トランジスタの一般的な構造を示す断面図であ
る。第３図及び第４図は、従来の薄膜トランジス
タの特性を示すグラフである。第５図は本発明の
一般的な構成を示す回路図である。第６図は本発
明の一例として、２個の薄膜トランジスタを直列
に接続した場合の回路図と、それに等価な単一の
薄膜トランジスタを示すものである。第７図は、
第６図に示した本発明による薄膜トランジスタの
特性を示すグラフである。
Claims (1)
- １ 基板上にマトリクス状に配列された複数の画
素電極を有し、該画素電極には薄膜トランジスタ
が接続されてなり、一画素内にはＮ（Ｎ≧２）個
の薄膜トランジスタが形成され、該Ｎ個の薄膜ト
ランジスタは直列接続され、該直列接続された薄
膜トランジスタの一端は映像信号線に電気的に接
続され、もう一端は画素電極に電気的に接続さ
れ、該直列接続された薄膜トランジスタのゲート
電極は共通化されることを特徴とする薄膜トラン
ジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054336A JPS58171860A (ja) | 1982-04-01 | 1982-04-01 | 薄膜トランジスタ |
| FR8304924A FR2524714B1 (fr) | 1982-04-01 | 1983-03-25 | Transistor a couche mince |
| GB08308614A GB2117970B (en) | 1982-04-01 | 1983-03-29 | Thin film transistor integrated circuit |
| US06/481,087 US4623908A (en) | 1982-04-01 | 1983-03-31 | Thin film transistors |
| DE19833311923 DE3311923A1 (de) | 1982-04-01 | 1983-03-31 | Duennfilmtransistoranordnung |
| FR8310563A FR2547955B2 (fr) | 1982-04-01 | 1983-06-27 | Transistor a couche mince |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054336A JPS58171860A (ja) | 1982-04-01 | 1982-04-01 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171860A JPS58171860A (ja) | 1983-10-08 |
| JPH0544195B2 true JPH0544195B2 (ja) | 1993-07-05 |
Family
ID=12967756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054336A Granted JPS58171860A (ja) | 1982-04-01 | 1982-04-01 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171860A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19605634B4 (de) * | 1995-02-15 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrixanzeigegerät |
| DE19605669B4 (de) * | 1995-02-15 | 2007-06-14 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrix-Anzeigevorrichtung |
| US8248551B2 (en) | 1997-03-28 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including capacitor line parallel to source line |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
| US5412493A (en) * | 1992-09-25 | 1995-05-02 | Sony Corporation | Liquid crystal display device having LDD structure type thin film transistors connected in series |
| CN100477247C (zh) | 1994-06-02 | 2009-04-08 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| JPH10154816A (ja) | 1996-11-21 | 1998-06-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN101009322B (zh) * | 2001-11-09 | 2012-06-27 | 株式会社半导体能源研究所 | 发光器件 |
| JP2005223047A (ja) | 2004-02-04 | 2005-08-18 | Casio Comput Co Ltd | アクティブマトリクスパネル |
-
1982
- 1982-04-01 JP JP57054336A patent/JPS58171860A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19605634B4 (de) * | 1995-02-15 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrixanzeigegerät |
| DE19605669B4 (de) * | 1995-02-15 | 2007-06-14 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrix-Anzeigevorrichtung |
| DE19605670B4 (de) * | 1995-02-15 | 2007-06-28 | Semiconductor Energy Laboratory Co., Ltd., Atsugi | Aktivmatrixanzeigegerät |
| US8248551B2 (en) | 1997-03-28 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including capacitor line parallel to source line |
| US8531619B2 (en) | 1997-03-28 | 2013-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display device with overlapping conductive film and pixel electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171860A (ja) | 1983-10-08 |
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