JPH0544847B2 - - Google Patents
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- JPH0544847B2 JPH0544847B2 JP59051275A JP5127584A JPH0544847B2 JP H0544847 B2 JPH0544847 B2 JP H0544847B2 JP 59051275 A JP59051275 A JP 59051275A JP 5127584 A JP5127584 A JP 5127584A JP H0544847 B2 JPH0544847 B2 JP H0544847B2
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- mos transistor
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
- H03F3/45547—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by using feedforward means
- H03F3/45551—Measuring at the input circuit of the differential amplifier
- H03F3/4556—Controlling the common emitter circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45408—Indexing scheme relating to differential amplifiers the CMCL comprising a short circuited differential output of a dif amp as an addition circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45424—Indexing scheme relating to differential amplifiers the CMCL comprising a comparator circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の関連する技術分野
本発明は、バイポーラ動作特性を持つたトラン
ジスタから構成された差動増幅器に関する。この
差動増幅器は標準コンプリメンタリMOS
（CMOS）技術とコンパチブルである。
ジスタから構成された差動増幅器に関する。この
差動増幅器は標準コンプリメンタリMOS
（CMOS）技術とコンパチブルである。
技術水準
集積電子回路が今日のように発達したことによ
つて、アナログ機能とデジタル機能とを同じ回路
で達成することに比較的関心がもたれている。バ
イポーラ技術は純アナログ回路に適しており、
MOS技術は回路のデジタル部分が重要である場
合に適している。バイポーラ技術とMOS技術の
利点を組合せる試みが何度もなされているが、こ
れらの試みは既存の製造過程の変更を必要とし、
またはこれらの試みによるとデバイスの適用範囲
が非常に限られることになる。バイポーラおよび
MOSデバイスを統合するように変更した製造過
程の実例としては、M.ダーウイツシユとR.タウ
ベネスト著の「CMOS・アンド・コンプリメン
タリ・アイソレイテツド・バイポーラ・トランジ
スタ・モノリシツク・インテグレイシヨン・プロ
セス」ジヤーナル・オブ・ジイ・エレクトロケミ
カル・ソサエテイ、Vol121、No.８、1984年８月
の記事、およびオツト・Ｈ・シヤーデ・Jnr.著の
「バイモス・マイクロパワーIC」IEEEジヤーナ
ル・オブ・ソリツド・ステート・サーキツト、
Vol SC−13、No.６、1978年12月の記事を参照さ
れたい。製造過程の変更は、実際には、コストを
増大させ、かつ回路素子の製造能力を低減させる
ような補完的な製造段階を要する。
つて、アナログ機能とデジタル機能とを同じ回路
で達成することに比較的関心がもたれている。バ
イポーラ技術は純アナログ回路に適しており、
MOS技術は回路のデジタル部分が重要である場
合に適している。バイポーラ技術とMOS技術の
利点を組合せる試みが何度もなされているが、こ
れらの試みは既存の製造過程の変更を必要とし、
またはこれらの試みによるとデバイスの適用範囲
が非常に限られることになる。バイポーラおよび
MOSデバイスを統合するように変更した製造過
程の実例としては、M.ダーウイツシユとR.タウ
ベネスト著の「CMOS・アンド・コンプリメン
タリ・アイソレイテツド・バイポーラ・トランジ
スタ・モノリシツク・インテグレイシヨン・プロ
セス」ジヤーナル・オブ・ジイ・エレクトロケミ
カル・ソサエテイ、Vol121、No.８、1984年８月
の記事、およびオツト・Ｈ・シヤーデ・Jnr.著の
「バイモス・マイクロパワーIC」IEEEジヤーナ
ル・オブ・ソリツド・ステート・サーキツト、
Vol SC−13、No.６、1978年12月の記事を参照さ
れたい。製造過程の変更は、実際には、コストを
増大させ、かつ回路素子の製造能力を低減させる
ような補完的な製造段階を要する。
MOS技術で製作できるバイポーラデバイスは、
特にYannis Ｐ Tsividis et al著の「ア・
CMOS・ボルテージ・リフアレンス」IEEEジヤ
ーナル・オブ・ソリツド・ステート・サーキツ
ツ、Vol SC−13、No.６、1978年12月のの論文、
およびEric Ａ Vittoz et al著の「ア・ロウ・
ボルテージ・CMOS・バンド・ギヤツプ・リフ
アレンス」同Vol SC−14、No.３、1979年６月の
論文において既に提案されている。これらの論文
に記載され、しばしば「MOSサブストレートト
ランジスタ」と呼ばれるデバイスは、第１図に示
されている。ｎ形のサブストレート１にｐ形凹入
拡散領域２が形成されている。ｐ凹入拡散領域２
内のn+拡散領域４は、エミツタとして用いる電
極に接続されており、凹入拡散領域２内のp+領
域３はベース電極Ｂに接続されており、n-サブ
ストレート１内のn+領域５はコレクタ電極Ｃに
接続されている。このように形成されたバイポー
ラトランジスタのコレクタＣはサブストレートの
電位におかれ、サブストレートは電源の正電圧に
印加接続されている。そのようなデバイスの適用
範囲は限られている。
特にYannis Ｐ Tsividis et al著の「ア・
CMOS・ボルテージ・リフアレンス」IEEEジヤ
ーナル・オブ・ソリツド・ステート・サーキツ
ツ、Vol SC−13、No.６、1978年12月のの論文、
およびEric Ａ Vittoz et al著の「ア・ロウ・
ボルテージ・CMOS・バンド・ギヤツプ・リフ
アレンス」同Vol SC−14、No.３、1979年６月の
論文において既に提案されている。これらの論文
に記載され、しばしば「MOSサブストレートト
ランジスタ」と呼ばれるデバイスは、第１図に示
されている。ｎ形のサブストレート１にｐ形凹入
拡散領域２が形成されている。ｐ凹入拡散領域２
内のn+拡散領域４は、エミツタとして用いる電
極に接続されており、凹入拡散領域２内のp+領
域３はベース電極Ｂに接続されており、n-サブ
ストレート１内のn+領域５はコレクタ電極Ｃに
接続されている。このように形成されたバイポー
ラトランジスタのコレクタＣはサブストレートの
電位におかれ、サブストレートは電源の正電圧に
印加接続されている。そのようなデバイスの適用
範囲は限られている。
標準的なMOS技術と完全にコンパチブルであ
り、かつ第１図のMOSサブストレートトランジ
スタのような適用上の制限がないバイポーラトラ
ンジスタの特性を持つたデバイスの別の実施例が
第２図に示されている。ｐ形の凹入拡散領域１１
は、例えば拡散によつてｎ形のサブストレート１
０に作られている。ｐ形凹入拡散領域１１はp+
形の拡散領域１２を介してベース電極Ｂに接続さ
れておりn+形の拡散領域１３はコレクタ電極Ｃ
に接続され、n+形の拡散領域１４はエミツタ電
極Ｅに接続されている。金属またはドーピングし
た多結晶シリコンのゲート１６は、２つの拡散領
域１３，１４間の領域上の絶縁酸化物１５上方に
設けられて、ゲート電極Ｇに接続されている。サ
ブストレート１０は、n+形の拡散領域１７を介
して電極Ｓに接続されている。この構造は、この
ようにして形成されたトランジスタがラテラル構
造を有している点で第１図の構造とは異なつてい
る。ゲート電極Ｇは、拡散領域１３，１４間の領
域の導電形の反転を阻止するのに充分な負の程度
の電位におかれている。例えば、この領域に注入
されたｐ形不純物によつて、拡散領域１３，１４
間の領域にチヤンネルの形成を阻止しうる場合に
限つてゲート１６を省くことができる。凹入拡散
領域１１とサブストレート１０とｐ−ｎの接合部
は、逆方向にバイアスされている。n+pエミツタ
接合部が順方向にバイアスされている場合、電子
は凹入拡散領域１１（ベース電極Ｂに接続されて
いる）の中に放出され、電流の相当部分はコレク
タＣ（n+pコレクタ接合部は逆方向にバイアスさ
れている）に流れる。それ故、このバイポーラト
ランジスタに対しては電流増幅率α＝−IC／IEを
定めることができる。その際、IEエミツタ電流を
示し、ICはコレクタ電流を示す。αは常に１より
小さい。他方、β電流増幅率β＝IC／IBは、非常
に高い値となり、それにより、このデバイスは実
際に充分有用なものとなる。このデバイスは所定
の使用例において通常のバイポーラトランジスタ
の代りに申し分なく使うことができるけれども、
α電流利得の値が低く且制御特性が悪いため従来
の設計のバイポーラ回路を使うことができない他
の使用例もある。使用例の一例をあげると、特に
その種のデバイスを集積化した差動増幅器に使い
たい場合がある。
り、かつ第１図のMOSサブストレートトランジ
スタのような適用上の制限がないバイポーラトラ
ンジスタの特性を持つたデバイスの別の実施例が
第２図に示されている。ｐ形の凹入拡散領域１１
は、例えば拡散によつてｎ形のサブストレート１
０に作られている。ｐ形凹入拡散領域１１はp+
形の拡散領域１２を介してベース電極Ｂに接続さ
れておりn+形の拡散領域１３はコレクタ電極Ｃ
に接続され、n+形の拡散領域１４はエミツタ電
極Ｅに接続されている。金属またはドーピングし
た多結晶シリコンのゲート１６は、２つの拡散領
域１３，１４間の領域上の絶縁酸化物１５上方に
設けられて、ゲート電極Ｇに接続されている。サ
ブストレート１０は、n+形の拡散領域１７を介
して電極Ｓに接続されている。この構造は、この
ようにして形成されたトランジスタがラテラル構
造を有している点で第１図の構造とは異なつてい
る。ゲート電極Ｇは、拡散領域１３，１４間の領
域の導電形の反転を阻止するのに充分な負の程度
の電位におかれている。例えば、この領域に注入
されたｐ形不純物によつて、拡散領域１３，１４
間の領域にチヤンネルの形成を阻止しうる場合に
限つてゲート１６を省くことができる。凹入拡散
領域１１とサブストレート１０とｐ−ｎの接合部
は、逆方向にバイアスされている。n+pエミツタ
接合部が順方向にバイアスされている場合、電子
は凹入拡散領域１１（ベース電極Ｂに接続されて
いる）の中に放出され、電流の相当部分はコレク
タＣ（n+pコレクタ接合部は逆方向にバイアスさ
れている）に流れる。それ故、このバイポーラト
ランジスタに対しては電流増幅率α＝−IC／IEを
定めることができる。その際、IEエミツタ電流を
示し、ICはコレクタ電流を示す。αは常に１より
小さい。他方、β電流増幅率β＝IC／IBは、非常
に高い値となり、それにより、このデバイスは実
際に充分有用なものとなる。このデバイスは所定
の使用例において通常のバイポーラトランジスタ
の代りに申し分なく使うことができるけれども、
α電流利得の値が低く且制御特性が悪いため従来
の設計のバイポーラ回路を使うことができない他
の使用例もある。使用例の一例をあげると、特に
その種のデバイスを集積化した差動増幅器に使い
たい場合がある。
差動増幅器とは、エミツタが電流源に接続さ
れ、かつコレクタ電流が、トランジスタのベース
に供給される信号によつて決められるトランジス
タの対（所謂デイフアレンシアル・ペア）を含む
回路のことである。その種の回路は、一般に２つ
の信号間の差を増幅するために使われており、こ
の場合出力量は電圧である。また回路は所謂「カ
レントスイツチ」として作動するように構成で
き、この場合、出力量を電流にすることができ
る。
れ、かつコレクタ電流が、トランジスタのベース
に供給される信号によつて決められるトランジス
タの対（所謂デイフアレンシアル・ペア）を含む
回路のことである。その種の回路は、一般に２つ
の信号間の差を増幅するために使われており、こ
の場合出力量は電圧である。また回路は所謂「カ
レントスイツチ」として作動するように構成で
き、この場合、出力量を電流にすることができ
る。
発明の目的
本発明の１つの課題は、電流増幅率αが低く且
つ定まりの悪いバイポーラデバイスを用いて製作
することができる差動増幅器を提供することにあ
る。本発明の他の課題は、標準CMOS技術と完
全にコンパチブルである差動増幅器を提供するこ
とにある。
つ定まりの悪いバイポーラデバイスを用いて製作
することができる差動増幅器を提供することにあ
る。本発明の他の課題は、標準CMOS技術と完
全にコンパチブルである差動増幅器を提供するこ
とにある。
発明の構成
本発明によると、この課題は、バイポーラ動作
特性を持つた第１の対のトランジスタを設け、第
１の対のトランジスタの各エミツタを相互に接続
し、第１の対のトランジスタの各コレクタを各負
荷要素に接続し、第１の対のトランジスタの少な
くとも一方のベースが差動増幅器の入力側を構成
しており、第１の対のトランジスタと実質的に同
一の別のトランジスタの第２の対を設け、第２の
対のトランジスタの各エミツタを第１の対のトラ
ンジスタの各エミツタと接続し、第２の対のトラ
ンジスタの各ベースを第１の対のトランジスタの
各ベースとそれぞれ接続し、第２の対のトランジ
スタの各コレクタ回路に第１の電流源によつて給
電し、第２の対のトランジスタの各コレクタ回路
と、第１および第２の対のトランジスタの各エミ
ツタに共通な回路点との間に制御回路を設け、こ
の制御回路によつて、第１の電流源によつて第２
の対のトランジスタの各コレクタ回路に給電され
る電流に等しい第１の対のトランジスタの各コレ
クタ電流の和を維持するように構成し、制御回路
をトランスコンダクタンスないし可変コンダクタ
ンス増幅器によつて構成し、該増幅器は、その入
力側に印加される第２の対のトランジスタの各コ
レクタ回路に共通な回路点の電圧に従つて増大す
る電流を給電することにより解決される。
特性を持つた第１の対のトランジスタを設け、第
１の対のトランジスタの各エミツタを相互に接続
し、第１の対のトランジスタの各コレクタを各負
荷要素に接続し、第１の対のトランジスタの少な
くとも一方のベースが差動増幅器の入力側を構成
しており、第１の対のトランジスタと実質的に同
一の別のトランジスタの第２の対を設け、第２の
対のトランジスタの各エミツタを第１の対のトラ
ンジスタの各エミツタと接続し、第２の対のトラ
ンジスタの各ベースを第１の対のトランジスタの
各ベースとそれぞれ接続し、第２の対のトランジ
スタの各コレクタ回路に第１の電流源によつて給
電し、第２の対のトランジスタの各コレクタ回路
と、第１および第２の対のトランジスタの各エミ
ツタに共通な回路点との間に制御回路を設け、こ
の制御回路によつて、第１の電流源によつて第２
の対のトランジスタの各コレクタ回路に給電され
る電流に等しい第１の対のトランジスタの各コレ
クタ電流の和を維持するように構成し、制御回路
をトランスコンダクタンスないし可変コンダクタ
ンス増幅器によつて構成し、該増幅器は、その入
力側に印加される第２の対のトランジスタの各コ
レクタ回路に共通な回路点の電圧に従つて増大す
る電流を給電することにより解決される。
実施例の説明
第３図は、本発明の実施例の差動増幅器の回路
略図を示す。第３図に示した差動増幅器は、npn
形の２つのバイポーラトランジスタＴ１，Ｔ２を
有している。バイポーラトランジスタＴ１，Ｔ２
のエミツタは相互に接続されており、コレクタは
それぞれ負荷RLを介して給電電圧源端子VCCに接
続されており、トランジスタＴ１のベースは入力
端子E+と接続され、トランジスタＴ２のベース
は入力端子E-と接続されている。トランジスタ
Ｔ２のコレクタは、出力端子SOに接続されてい
る。回路が通常のバイポーラ技術で作られている
場合、エミツタ電流の和は、エミツタと直列に接
続された電流源によつて固定されている。各トラ
ンジスタの電流増幅率αは極めて１に近いので、
コレクタ電流の和も同様に一定であり、決まつた
値をとる。しかし、バイポーラトランジスタが、
第２図のトランジスタの様にMOS技術で作られ
ている場合、電流増幅率αは１よりかなり小さい
だけでなく、各ウエフア毎になつている。それ
故、この場合、通常の回路の場合と同じバイアス
法を使うことはできない。
略図を示す。第３図に示した差動増幅器は、npn
形の２つのバイポーラトランジスタＴ１，Ｔ２を
有している。バイポーラトランジスタＴ１，Ｔ２
のエミツタは相互に接続されており、コレクタは
それぞれ負荷RLを介して給電電圧源端子VCCに接
続されており、トランジスタＴ１のベースは入力
端子E+と接続され、トランジスタＴ２のベース
は入力端子E-と接続されている。トランジスタ
Ｔ２のコレクタは、出力端子SOに接続されてい
る。回路が通常のバイポーラ技術で作られている
場合、エミツタ電流の和は、エミツタと直列に接
続された電流源によつて固定されている。各トラ
ンジスタの電流増幅率αは極めて１に近いので、
コレクタ電流の和も同様に一定であり、決まつた
値をとる。しかし、バイポーラトランジスタが、
第２図のトランジスタの様にMOS技術で作られ
ている場合、電流増幅率αは１よりかなり小さい
だけでなく、各ウエフア毎になつている。それ
故、この場合、通常の回路の場合と同じバイアス
法を使うことはできない。
従つて、本発明によると、２つのトランジスタ
Ｔ１，Ｔ２からなる第１のトランジスタ対と実質
的に同一の別の２つのトランジスタＴ３，Ｔ４と
共働させることが提案されている。トランジスタ
Ｔ３，Ｔ４の各ベース電極およびエミツタ電極は
トランジスタＴ１，Ｔ２のベース電極およびエミ
ツタ電極に対応して接続されている。トランジス
タＴ３，Ｔ４のコレクタは相互に接続されてお
り、電流IOを供給する電流源GOによつて給電さ
れている。トランジスタＴ３，Ｔ４のコレクタの
共通接続点は接続線２０を介してトランスコンダ
クタンス増幅器Ａの入力側に接続されている。こ
の増幅器Ａはその出力側に電流Ｉが流れるように
する。この電流Ｉは増幅器Ａの入力側に印加され
る電圧Ｖに従つて増加する。増幅器Ａの出力電流
Ｉは、接続線３０に流入するトランジスタＴ１〜
Ｔ４の各エミツタ電流の和を表わす。この回路装
置が適切に設計され、かつトランジスタＴ１〜Ｔ
４のコレクタ−エミツタ電圧が10分の数ボルトよ
り高ければ回路装置の次のような平衡点Ｐを有し
ている。その平衡点Ｐでは、IC１＋IC２＝IC３
４＝IOであり、平衡点の電流はＩ＝２IOαに相
当している。この平衡点では、増幅器Ａの入力側
の電圧Ｖは値VOをとる。
Ｔ１，Ｔ２からなる第１のトランジスタ対と実質
的に同一の別の２つのトランジスタＴ３，Ｔ４と
共働させることが提案されている。トランジスタ
Ｔ３，Ｔ４の各ベース電極およびエミツタ電極は
トランジスタＴ１，Ｔ２のベース電極およびエミ
ツタ電極に対応して接続されている。トランジス
タＴ３，Ｔ４のコレクタは相互に接続されてお
り、電流IOを供給する電流源GOによつて給電さ
れている。トランジスタＴ３，Ｔ４のコレクタの
共通接続点は接続線２０を介してトランスコンダ
クタンス増幅器Ａの入力側に接続されている。こ
の増幅器Ａはその出力側に電流Ｉが流れるように
する。この電流Ｉは増幅器Ａの入力側に印加され
る電圧Ｖに従つて増加する。増幅器Ａの出力電流
Ｉは、接続線３０に流入するトランジスタＴ１〜
Ｔ４の各エミツタ電流の和を表わす。この回路装
置が適切に設計され、かつトランジスタＴ１〜Ｔ
４のコレクタ−エミツタ電圧が10分の数ボルトよ
り高ければ回路装置の次のような平衡点Ｐを有し
ている。その平衡点Ｐでは、IC１＋IC２＝IC３
４＝IOであり、平衡点の電流はＩ＝２IOαに相
当している。この平衡点では、増幅器Ａの入力側
の電圧Ｖは値VOをとる。
第３図のトランジスタＴ１〜Ｔ４は普通のバイ
ポーラトランジスタとして示されているけれど
も、第３図の回路装置は、特に第２図に示したト
ランジスタのように、電流増幅率αがよくないト
ランジスタの場合に一層適していることが明らか
である。第２図に示されているようなトランジス
タを使用する場合、このトランジスタはゲート電
極（第２図の端子Ｇ）とサブストレート（第２図
の端子Ｓ）に接続された電極とを含んでいる。ト
ランジスタＴ１〜Ｔ４のそれぞれに対して、ゲー
トによつて被われた領域の導電形が反転しないよ
うにするために、ゲート電極の電位をエミツタに
対して十分負にする必要がある。実際には、この
ゲート電極は回路の負の給電端子（第３図の端子
Ｏ）に接続することができる。サブストレートに
接続した電極は、トランジスタＴ１〜Ｔ４のそれ
ぞれに対して、凹入拡散領域１１とサブストレー
ト１０との接合部（第２図）が逆バイアスされる
ような電位にしなければならない。実際には、サ
ブストレートは回路の正の給電端子VCCに接続す
ることができる。トランジスタＴ１，Ｔ２のコレ
クタに直列接続された負荷抵抗RLは、ダイオー
ドのように接続されたMOSトランジスタによつ
て、またはその他の等価的技術手段によつて実現
することができる。特に、これらの負荷素子は、
トランジスタＴ１，Ｔ２のコレクタに所定の電流
を供給する能動回路によつて構成してもよい。注
目すべき点は同じ対のトランジスタ（Ｔ１とＴ３
ないしＴ２とＴ４）の各ベースは相互に接続され
ているので、これらのトランジスタは同じ凹入拡
散領域１１に製造することができることである。
ポーラトランジスタとして示されているけれど
も、第３図の回路装置は、特に第２図に示したト
ランジスタのように、電流増幅率αがよくないト
ランジスタの場合に一層適していることが明らか
である。第２図に示されているようなトランジス
タを使用する場合、このトランジスタはゲート電
極（第２図の端子Ｇ）とサブストレート（第２図
の端子Ｓ）に接続された電極とを含んでいる。ト
ランジスタＴ１〜Ｔ４のそれぞれに対して、ゲー
トによつて被われた領域の導電形が反転しないよ
うにするために、ゲート電極の電位をエミツタに
対して十分負にする必要がある。実際には、この
ゲート電極は回路の負の給電端子（第３図の端子
Ｏ）に接続することができる。サブストレートに
接続した電極は、トランジスタＴ１〜Ｔ４のそれ
ぞれに対して、凹入拡散領域１１とサブストレー
ト１０との接合部（第２図）が逆バイアスされる
ような電位にしなければならない。実際には、サ
ブストレートは回路の正の給電端子VCCに接続す
ることができる。トランジスタＴ１，Ｔ２のコレ
クタに直列接続された負荷抵抗RLは、ダイオー
ドのように接続されたMOSトランジスタによつ
て、またはその他の等価的技術手段によつて実現
することができる。特に、これらの負荷素子は、
トランジスタＴ１，Ｔ２のコレクタに所定の電流
を供給する能動回路によつて構成してもよい。注
目すべき点は同じ対のトランジスタ（Ｔ１とＴ３
ないしＴ２とＴ４）の各ベースは相互に接続され
ているので、これらのトランジスタは同じ凹入拡
散領域１１に製造することができることである。
第４ａ図は、第３図の増幅器Ａの実施例を示
し、第４ｂ図は、第４ａ図の回路の特性曲線を示
す。第４ａ図の増幅器Ａは、回路の給電端子間に
設けられた電流源Gpと直列に接続されたｐチヤ
ネル型MOSトランジスタＴ５を有している。接
続線２０を介してトランジスタＴ３，Ｔ４（第３
図）の各コレクタと接続されたMOSトランジス
タＴ５のゲートには、電位Ｖが加わる。接続線３
０に流れる増幅器の出力電流Ｉは、Ｉ＝Ip−ID5
である。但し、Ipは電流源Gpによつて供給され
る電流であり、ID５はMOSトランジスタＴ５の
ドレイン電流である。増幅器Ａの入力電圧Ｖの関
数としての出力電流Ｉの変化が、第４ｂ図に示さ
れている。電流Ipが２IO／αより高い場合、回路は 値２IO／αに等しい出力電流の値のとき、平衡す る。その際、入力電圧ＶはVOである。電流Ipの
値の条件を満すために、例えば2/αの最大値より
大きな比のカーレントミラーによつて、この出力
電流を電流IOの制御下におくことができること
は明らかである。
し、第４ｂ図は、第４ａ図の回路の特性曲線を示
す。第４ａ図の増幅器Ａは、回路の給電端子間に
設けられた電流源Gpと直列に接続されたｐチヤ
ネル型MOSトランジスタＴ５を有している。接
続線２０を介してトランジスタＴ３，Ｔ４（第３
図）の各コレクタと接続されたMOSトランジス
タＴ５のゲートには、電位Ｖが加わる。接続線３
０に流れる増幅器の出力電流Ｉは、Ｉ＝Ip−ID5
である。但し、Ipは電流源Gpによつて供給され
る電流であり、ID５はMOSトランジスタＴ５の
ドレイン電流である。増幅器Ａの入力電圧Ｖの関
数としての出力電流Ｉの変化が、第４ｂ図に示さ
れている。電流Ipが２IO／αより高い場合、回路は 値２IO／αに等しい出力電流の値のとき、平衡す る。その際、入力電圧ＶはVOである。電流Ipの
値の条件を満すために、例えば2/αの最大値より
大きな比のカーレントミラーによつて、この出力
電流を電流IOの制御下におくことができること
は明らかである。
第５ａ図は、増幅器Ａの別の実施例を示し、第
５ｂ図は、第５ａ図の回路の特性曲線を示す。第
５ａ図の増幅器Ａは、ｎチヤンネル形MOSトラ
ンジスタＴ５を含んでいる。このMOSトランジ
スタＴ５のソースは、給電端子Ｏに対して電位
Vpにされている。MOSトランジスタＴ５のドレ
イン電流ID５は、２つのカーレントミラーを介
して出力電流Ｉに変換されている。第１のカーレ
ントミラーはｐチヤンネル形MOSトランジスタ
Ｔ６，Ｔ７から構成され、第２のカーレントミラ
ーはｎチヤンネル形MOSトランジスタＴ８，Ｔ
９から構成されている。第５ｂ図は、トランジス
タＴ５のゲート電圧Ｖの関数として増幅器Ａの出
力電流Ｉの変化を示す。座標VOと２IO／αとの交 点Ｐは、回路の平衡点に相応する。電圧Vpは、
10分の数ボルトより大きな、トランジスタＴ３，
Ｔ４のコレクタ−エミツタ電圧を確保するのに充
分な高さでなければならない。
５ｂ図は、第５ａ図の回路の特性曲線を示す。第
５ａ図の増幅器Ａは、ｎチヤンネル形MOSトラ
ンジスタＴ５を含んでいる。このMOSトランジ
スタＴ５のソースは、給電端子Ｏに対して電位
Vpにされている。MOSトランジスタＴ５のドレ
イン電流ID５は、２つのカーレントミラーを介
して出力電流Ｉに変換されている。第１のカーレ
ントミラーはｐチヤンネル形MOSトランジスタ
Ｔ６，Ｔ７から構成され、第２のカーレントミラ
ーはｎチヤンネル形MOSトランジスタＴ８，Ｔ
９から構成されている。第５ｂ図は、トランジス
タＴ５のゲート電圧Ｖの関数として増幅器Ａの出
力電流Ｉの変化を示す。座標VOと２IO／αとの交 点Ｐは、回路の平衡点に相応する。電圧Vpは、
10分の数ボルトより大きな、トランジスタＴ３，
Ｔ４のコレクタ−エミツタ電圧を確保するのに充
分な高さでなければならない。
第６図は、MOSトランジスタＴ５の電圧源を、
差動増幅器の入力端子E-（第３図）に印加される
入力電圧のレベルで制御する手段を示す。入力端
子E-は、ｐチヤンネル形MOSトランジスタＴ１
０のゲートに接続されている。このMOSトラン
ジスタＴ１０のドレインは、回路の端子Ｏに接続
されており、ソースはMOSトランジスタＴ５の
ソースと接続されている。このようにして、
MOSトランジスタＴ５のソースの、端子Ｏに対
する電圧Vpは、差動増幅器の入力電圧によつて
制御できる。
差動増幅器の入力端子E-（第３図）に印加される
入力電圧のレベルで制御する手段を示す。入力端
子E-は、ｐチヤンネル形MOSトランジスタＴ１
０のゲートに接続されている。このMOSトラン
ジスタＴ１０のドレインは、回路の端子Ｏに接続
されており、ソースはMOSトランジスタＴ５の
ソースと接続されている。このようにして、
MOSトランジスタＴ５のソースの、端子Ｏに対
する電圧Vpは、差動増幅器の入力電圧によつて
制御できる。
第７ａ図は、増幅器Ａの別の実施例を示し、第
７ｂ図は、第７ａ図の回路の特性曲線を示す。第
７ａ図の増幅器Ａは、ｎチヤンネル形MOSトラ
ンジスタＴ５を含んでいる。このMOSトランジ
スタＴ５はコモンドレインモードで作動され、ト
ランジスタＴ１１，Ｔ１２によつて構成されたカ
ーレントミラーによつて負荷される。MOSトラ
ンジスタＴ５のゲートの入力電圧Ｖは、電流I/K
が流れているトランジスタＴ１１，Ｔ５のゲート
−ソース電圧の和に等しい。但し、Ｋはトランジ
スタＴ１１，Ｔ１２によつて構成されたカーレン
トミラーの各電流の比である。出力電流Ｉが２
IO／αに等しい（第７ｂ図）場合の平衡電圧VOは、 MOSトランジスタＴ５とＴ１１との間に付加し
た１つまたは複数の、電圧降下を生じさせる素子
によつて増大させることができる。この素子は、
例えばダイオードのように接続したトランジスタ
Ｔ１３，Ｔ１４であり、第７ａ図に破線で示され
ている。
７ｂ図は、第７ａ図の回路の特性曲線を示す。第
７ａ図の増幅器Ａは、ｎチヤンネル形MOSトラ
ンジスタＴ５を含んでいる。このMOSトランジ
スタＴ５はコモンドレインモードで作動され、ト
ランジスタＴ１１，Ｔ１２によつて構成されたカ
ーレントミラーによつて負荷される。MOSトラ
ンジスタＴ５のゲートの入力電圧Ｖは、電流I/K
が流れているトランジスタＴ１１，Ｔ５のゲート
−ソース電圧の和に等しい。但し、Ｋはトランジ
スタＴ１１，Ｔ１２によつて構成されたカーレン
トミラーの各電流の比である。出力電流Ｉが２
IO／αに等しい（第７ｂ図）場合の平衡電圧VOは、 MOSトランジスタＴ５とＴ１１との間に付加し
た１つまたは複数の、電圧降下を生じさせる素子
によつて増大させることができる。この素子は、
例えばダイオードのように接続したトランジスタ
Ｔ１３，Ｔ１４であり、第７ａ図に破線で示され
ている。
本発明は、特別な実施例に限つて記載されてい
るが、前述の実施例に制限されず、特許請求の範
囲を逸脱しない限りで変更ないし変形することが
できることは明らかである。実際には、ｐ形サブ
ストレートおよびｎ形凹入拡散領域を使つた
MOS技術の場合にも同様に本発明の装置を構成
することができることは明らかである。更に、第
２図に示した特別なバイポーラデバイスと接続さ
れる異なつた実施例が記載されているが、本発明
は一般にどのようなバイポーラデバイスにも使用
でき、特に電流増幅率が低くて十分に制御できな
い場合に使用できることは容易にわかる。
るが、前述の実施例に制限されず、特許請求の範
囲を逸脱しない限りで変更ないし変形することが
できることは明らかである。実際には、ｐ形サブ
ストレートおよびｎ形凹入拡散領域を使つた
MOS技術の場合にも同様に本発明の装置を構成
することができることは明らかである。更に、第
２図に示した特別なバイポーラデバイスと接続さ
れる異なつた実施例が記載されているが、本発明
は一般にどのようなバイポーラデバイスにも使用
でき、特に電流増幅率が低くて十分に制御できな
い場合に使用できることは容易にわかる。
第１図は、公知バイポーラMOSサブストレー
トトランジスタの構造図、第２図は、MOS形技
術によつて製造した別のバイポーラトランジスタ
の構造図、第３図は、本発明の実施例の差動増幅
器の略図、第４ａ図は、第３図の増幅器Ａの実施
例を示す図、第４ｂ図は第４ａ図の特性曲線図、
第５ａ図、第７ａ図は、第３図の増幅器Ａの別の
実施例を示す図、第５ｂ図は第５ａ図の特性曲線
図、第７ｂ図は第７ａ図の特性曲線図、第６図
は、第５ａ図の回路の変形実施例を示す図であ
る。 １，１０……サブストレート、２，１１……凹
入拡散領域、GO，Gp……電流源、Ａ……増幅
器、Vp……電圧源。
トトランジスタの構造図、第２図は、MOS形技
術によつて製造した別のバイポーラトランジスタ
の構造図、第３図は、本発明の実施例の差動増幅
器の略図、第４ａ図は、第３図の増幅器Ａの実施
例を示す図、第４ｂ図は第４ａ図の特性曲線図、
第５ａ図、第７ａ図は、第３図の増幅器Ａの別の
実施例を示す図、第５ｂ図は第５ａ図の特性曲線
図、第７ｂ図は第７ａ図の特性曲線図、第６図
は、第５ａ図の回路の変形実施例を示す図であ
る。 １，１０……サブストレート、２，１１……凹
入拡散領域、GO，Gp……電流源、Ａ……増幅
器、Vp……電圧源。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ動作特性を持つた第１の対のトラ
ンジスタを設け、第１の対のトランジスタの各エ
ミツタを相互に接続し、第１の対のトランジスタ
のコレクタを負荷要素に接続し、第１の対のトラ
ンジスタの少なくとも一方のベースが差動増幅器
の入力側を構成しており、第１の対のトランジス
タと実質的に同一の別のトランジスタの第２の対
を設け、第２の対のトランジスタのエミツタを第
１の対のトランジスタのエミツタと接続し、第２
の対のトランジスタの各ベースを第１の対のトラ
ンジスタの各ベースとそれぞれ接続し、第２の対
のトランジスタの各コレクタ回路に第１の電流源
によつて給電し、第２の対のトランジスタのコレ
クタ回路と、前記第１および第２の対のトランジ
スタの各エミツタに共通な回路点との間に制御回
路を設け、該制御回路によつて、第１の電流源に
よつて給電される電流に等しい第１の対のトラン
ジスタの各コレクタ電流の和を維持するように構
成し、前記制御回路をトランスコンダクタンスな
いし可変コンダクタンス増幅器によつて構成し、
該増幅器は、その入力側に印加される第２の対の
トランジスタの各コレクタ回路に共通な回路点の
電圧に従つて増大する電流を給電することを特徴
とする差動増幅器。 ２ トランスコンダクタンス増幅器は第１の
MOSトランジスタを含み、該MOSトランジスタ
のゲートを第２の対のトランジスタの各コレクタ
回路に共通な回路点に接続し、前記MOSトラン
ジスタのソースを差動増幅器の第１の電源端子に
接続し、前記MOSトランジスタのドレインを第
１と第２の対のトランジスタの各エミツタに共通
な回路点に接続し、第２の電流源を前記第１の
MOSトランジスタのドレインと第２の電源端子
との間に接続し、第２の電流源によつて給電され
る電流を２IO／αより大きくし、その際、IOは第１ の電流源によつて給電される電流、αは第１と第
２の対の各トランジスタのコレクタ電流とエミツ
タ電流との比である特許請求の範囲第１項記載の
差動増幅器。 ３ トランスコンダクタンス増幅器は第１の
MOSトランジスタを含み、該MOSトランジスタ
のゲートを第２の対のトランジスタの各コレクタ
回路に共通な回路点に接続し、前記MOSトラン
ジスタのソースを電圧源に接続し、前記MOSト
ランジスタのドレインを２つのカーレントミラー
を介して第１と第２の対のトランジスタの各エミ
ツタに共通な回路点に接続した特許請求の範囲第
１項記載の差動増幅器。 ４ 電圧源を、第１のMOSトランジスタの導電
形とは反対の導電形の第２のMOSトランジスタ
によつて構成し、該第２のMOSトランジスタの
ソースを第１のMOSトランジスタのソースに接
続し、第２のMOSトランジスタのドレインを電
源端子と接続し、第２のMOSトランジスタのゲ
ートを第１の対の各トランジスタのうち一方のト
ランジスタのベースに接続した特許請求の範囲第
３項記載の差動増幅器。 ５ トランスコンダクタンス増幅器は第１の
MOSトランジスタを含み、該MOSトランジスタ
のゲートを第２の対のトランジスタの各コレクタ
回路に共通な回路点に接続し、そのドレインを差
動増幅器の電源端子に接続し、そのソースをカー
レントミラーを介して第１と第２の対のトランジ
スタの各エミツタに共通な点に接続した特許請求
の範囲第１項記載の差動増幅器。 ６ 電圧降下を生じさせる少なくとも１つの素子
を、第１のMOSトランジスタのソースとカーレ
ントミラーとの間に接続した特許請求の範囲第５
項記載の差動増幅器。 ７ 第１と第２の対の各トランジスタをそれぞれ
MOSトランジスタ構造にし、該MOSトランジス
タ構造は第１の導電形のサブストレートに形成さ
れており、前記MOSトランジスタ構造は第２の
導電形の凹入拡散領域を含み、第１の導電形の第
１と第２の領域を前記凹入拡散領域に形成し、前
記第１の領域と前記第２の領域とを分離している
前記凹入拡散領域の領域を絶縁ゲートによつて少
なくとも部分的に被い、前記第１の領域はトラン
ジスタのエミツタを構成し、前記第２の領域はト
ランジスタのコレクタを構成し、前記凹入拡散領
域はトランジスタのベースを構成し、ゲートとサ
ブストレートへのバイアス印加の際、ゲートの下
側の領域の導電形の反転せず、かつサブストレー
トと前記凹入拡散領域によつて形成された接合部
が常時逆にバイアスされているようにした特許請
求の範囲第１項記載の差動増幅器。 ８ 第２の対の各トランジスタはサブストレート
の共通の凹入拡散領域に設けられている特許請求
の範囲第７項記載の差動増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH1492/83A CH651160A5 (fr) | 1983-03-18 | 1983-03-18 | Amplificateur differentiel a transistors bipolaires realises en technologie cmos. |
| CH1492/83-1 | 1983-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178005A JPS59178005A (ja) | 1984-10-09 |
| JPH0544847B2 true JPH0544847B2 (ja) | 1993-07-07 |
Family
ID=4211723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59051275A Granted JPS59178005A (ja) | 1983-03-18 | 1984-03-19 | バイポ−ラトランジスタを有する差動増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4580106A (ja) |
| JP (1) | JPS59178005A (ja) |
| CH (1) | CH651160A5 (ja) |
| DE (1) | DE3409470C2 (ja) |
| FR (1) | FR2542946B1 (ja) |
| GB (1) | GB2136652B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748420A (en) * | 1987-10-19 | 1988-05-31 | Tektronix, Inc. | Quadcomp amplifier |
| US4965529A (en) * | 1989-09-21 | 1990-10-23 | The United States Of America As Represented By The Secretary Of Commerce | High current, very wide band transconductance amplifier |
| US5280199A (en) * | 1991-05-14 | 1994-01-18 | Kabushiki Kaisha Toshiba | Differential input circuit and operational amplifier with wide common mode input voltage range |
| ES2088457T3 (es) * | 1991-09-25 | 1996-08-16 | Alcatel Bell Nv | Amplificador diferencial. |
| US5317279A (en) * | 1992-12-31 | 1994-05-31 | Ohio State University | Linear voltage to current converter including feedback network |
| JP2661527B2 (ja) * | 1993-01-27 | 1997-10-08 | 日本電気株式会社 | 差動増幅回路 |
| US6081139A (en) * | 1997-09-25 | 2000-06-27 | Intel Corporation | Differential amplifier with lateral bipolar transistor |
| US20030174011A1 (en) * | 2000-12-07 | 2003-09-18 | Alechine Evgueni Sergeyevich | Method of stabilization of operating conditions in electronic devices |
| US6344762B1 (en) * | 2000-12-21 | 2002-02-05 | Intersil Americas Inc. | Bias circuit for a low voltage differential circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3497824A (en) * | 1967-08-18 | 1970-02-24 | Bell Telephone Labor Inc | Differential amplifier |
| JPS5545215A (en) * | 1978-09-27 | 1980-03-29 | Toshiba Corp | Transistor amplifier |
| US4210875A (en) * | 1978-12-29 | 1980-07-01 | Harris Corporation | Integrated amplifier with adjustable offset voltage |
| US4213098A (en) * | 1979-02-09 | 1980-07-15 | Bell Telephone Laboratories, Incorporated | Semiconductor differential amplifier having feedback bias control for stabilization |
| DE2938544A1 (de) * | 1979-09-24 | 1981-04-23 | Siemens AG, 1000 Berlin und 8000 München | Operationsverstaerker in ig-fet-technologie |
-
1983
- 1983-03-18 CH CH1492/83A patent/CH651160A5/fr not_active IP Right Cessation
-
1984
- 1984-03-12 US US06/588,373 patent/US4580106A/en not_active Expired - Lifetime
- 1984-03-14 GB GB08406696A patent/GB2136652B/en not_active Expired
- 1984-03-14 FR FR8403904A patent/FR2542946B1/fr not_active Expired
- 1984-03-15 DE DE3409470A patent/DE3409470C2/de not_active Expired - Lifetime
- 1984-03-19 JP JP59051275A patent/JPS59178005A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2542946B1 (fr) | 1987-01-30 |
| DE3409470C2 (de) | 1994-12-08 |
| GB8406696D0 (en) | 1984-04-18 |
| FR2542946A1 (fr) | 1984-09-21 |
| GB2136652A (en) | 1984-09-19 |
| GB2136652B (en) | 1986-07-30 |
| CH651160A5 (fr) | 1985-08-30 |
| DE3409470A1 (de) | 1984-09-20 |
| JPS59178005A (ja) | 1984-10-09 |
| US4580106A (en) | 1986-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |