JPH0544908Y2 - - Google Patents
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- JPH0544908Y2 JPH0544908Y2 JP1986202396U JP20239686U JPH0544908Y2 JP H0544908 Y2 JPH0544908 Y2 JP H0544908Y2 JP 1986202396 U JP1986202396 U JP 1986202396U JP 20239686 U JP20239686 U JP 20239686U JP H0544908 Y2 JPH0544908 Y2 JP H0544908Y2
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Description
【考案の詳細な説明】
[考案の技術分野]
この考案は、磁気テープに記録されたデジタル
信号を再生する回転ヘツド型再生装置に用いられ
るドラムモータ制御装置に関する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to a drum motor control device used in a rotary head type reproducing device that reproduces digital signals recorded on a magnetic tape.
[従来技術とその問題点]
デジタル信号が記録された磁気テープを再生す
る回転ヘツド型再生装置に用いられるドラムモー
タ制御装置は、従来より第4図に示すような構成
とされていた。[Prior Art and its Problems] A drum motor control device used in a rotary head type reproducing device for reproducing a magnetic tape on which digital signals are recorded has conventionally been configured as shown in FIG. 4.
すなわち、第4図で、1はデジタル信号が記録
され、図示しないキヤプスタンモータにより走行
駆動される磁気テープである。この磁気テープ1
に対し、互いに180°の角度で図示せぬドラム周面
に取付けられた回転磁気ヘツド2,3がドラムモ
ータ4により回転駆動されて操作を行ない、磁気
テープ1上からデジタル記録された信号を再生す
る。この再生信号は再生アンプ5で増幅された
後、位相比較器6、フイルタ7及び電圧制御発振
器(以下、VCOと略称する)8から成るPLL回
路9に入力される。このPLL回路9は再生ダジ
タル信号からデータのビツトクロツクを作成し出
力するもので、再生デジタル信号とVCO8の発
振出力とを位相比較器6により位相比較し、その
出力がフイルタを介してVCO8の制御端子に印
加されVCO8の発振出力をコントロールするよ
うになつている。しかして、VCO8の発振出力
はビツトクロツクとして上記再生アンプ5より出
力される再生デジタル信号と共に後段の信号処理
回路(図示せず)に送られる。一方、上記ドラム
モータ4には、回転速度に応じた周波数信号を発
生する周波数発生器(図示せず)が取付けられて
おり、その出力である信号FGは波形回路10に
与えられる。この波形整形回路10で波形整形さ
れた信号FGから速度誤差検出回路11が速度誤
差信号SEを得、これを加算回路12に送出する。
また、上記ドラムには回転位相を検出するための
回転同期パルス検出器13が取付けられており、
ここで検出された回転同期パルスPGは波形整形
回路14に送られる。この波形整形回路14で波
形整形された信号PGと基準位相とを比較して位
相誤差検出回路15が位相誤差信号PEを得、こ
れを上記加算回路12に送出する。加算回路12
がこれらの信号SE,PEを加算してドライバ16
に出力することにより、ドラムモータ4は正規の
速度及び位相関係でサーボ制御されることにな
る。 That is, in FIG. 4, reference numeral 1 denotes a magnetic tape on which digital signals are recorded and is driven to run by a capstan motor (not shown). This magnetic tape 1
Meanwhile, rotating magnetic heads 2 and 3 attached to the peripheral surface of a drum (not shown) at an angle of 180 degrees to each other are rotated and operated by a drum motor 4 to reproduce signals digitally recorded on the magnetic tape 1. do. After this reproduction signal is amplified by a reproduction amplifier 5, it is input to a PLL circuit 9 consisting of a phase comparator 6, a filter 7, and a voltage controlled oscillator (hereinafter abbreviated as VCO) 8. This PLL circuit 9 creates and outputs a data bit clock from the reproduced digital signal.The phase comparator 6 compares the phases of the reproduced digital signal and the oscillation output of the VCO 8, and the output is passed through a filter to the control terminal of the VCO 8. is applied to control the oscillation output of VCO8. The oscillation output of the VCO 8 is sent as a bit clock together with the reproduced digital signal output from the reproduction amplifier 5 to a subsequent signal processing circuit (not shown). On the other hand, the drum motor 4 is equipped with a frequency generator (not shown) that generates a frequency signal according to the rotational speed, and the output signal FG is provided to the waveform circuit 10. A speed error detection circuit 11 obtains a speed error signal SE from the signal FG whose waveform has been shaped by the waveform shaping circuit 10, and sends this to the addition circuit 12.
Further, a rotation synchronization pulse detector 13 for detecting the rotational phase is attached to the drum,
The rotation synchronization pulse PG detected here is sent to the waveform shaping circuit 14. The signal PG whose waveform has been shaped by the waveform shaping circuit 14 is compared with a reference phase, and the phase error detection circuit 15 obtains a phase error signal PE, which is sent to the addition circuit 12. Addition circuit 12
is the driver 16 by adding these signals SE and PE.
The drum motor 4 is servo-controlled with a regular speed and phase relationship.
通常、回転同期パルスPGは、ドラム1回転に
対して1発の割合いで発生されるため、位相誤差
信号PEも同様にドラムモータ4の1回転毎にし
か更新されない。そのため、この位相誤差信号
PEの精度が低く、ドラムモータ4のワウフラツ
タがそのまま再生信号のジツタ成分(時間軸変動
成分)として影響してしまうという欠点があつ
た。 Normally, the rotation synchronization pulse PG is generated once per rotation of the drum, so the phase error signal PE is similarly updated only every rotation of the drum motor 4. Therefore, this phase error signal
The PE accuracy was low, and the wow and flutter of the drum motor 4 directly affected the playback signal as a jitter component (time axis fluctuation component).
[考案の目的]
この考案は上記のような実情に鑑みてなされた
もので、再生デジタル信号のジツタ成分を充分小
さくすることのできるドラムモータ制御装置を提
供することを目的とする。[Purpose of the invention] This invention was made in view of the above-mentioned circumstances, and it is an object of the invention to provide a drum motor control device that can sufficiently reduce the jitter component of a reproduced digital signal.
[考案の要点]
この考案は、再生デジタル信号からビツトクロ
ツクを作成するためのPLL回路で作られた位相
誤差信号をドラムモータの位相誤差信号に加算す
ることによりドラムモータの制御系に再生信号の
変動成分をフイードバツクし、再生信号のジツタ
成分を小さくするようにしたものである。[Key points of the invention] This invention adds the phase error signal generated by the PLL circuit for creating a bit clock from the reproduced digital signal to the phase error signal of the drum motor, thereby controlling the fluctuation of the reproduced signal in the control system of the drum motor. The jitter component of the reproduced signal is reduced by feeding back the component.
[考案の実施例]
以下図面を参照してこの考案の一実施例を説明
する。[Embodiment of the invention] An embodiment of the invention will be described below with reference to the drawings.
第1図はその回路構成を示すもので、基本的な
構成は上記第4図のものと同様であるので、同一
部分は同一符号を付してその説明は省略する。 FIG. 1 shows the circuit configuration thereof, and since the basic configuration is the same as that in FIG. 4, the same parts are given the same reference numerals and the explanation thereof will be omitted.
図中、21はPLL回路9内の位相比較器6か
ら出力される位相誤差信号をモータ制御系の信号
とマツチングさせるためのフイルタであり、通常
はローパスフイルタで構成される。そして、22
は後述する回路構成によりモータ制御系の位相誤
差信号、すなわち、位相誤差検出回路15の出力
する位相誤差信号PEと、PLL回路9系の位相誤
差信号、すなわち、上記フイルタ21の出力する
信号DEとを特定の比率で加算し、その加算結果
を信号TEとして加算回路12に送出する加算回
路である。 In the figure, 21 is a filter for matching the phase error signal outputted from the phase comparator 6 in the PLL circuit 9 with the signal of the motor control system, and is usually composed of a low-pass filter. And 22
is a phase error signal of the motor control system, that is, a phase error signal PE outputted by the phase error detection circuit 15, and a phase error signal of the PLL circuit 9 system, that is, a signal DE outputted from the filter 21, by the circuit configuration described later. This is an adder circuit that adds the numbers at a specific ratio and sends the addition result to the adder circuit 12 as a signal TE.
続いてこの加算回路22の詳細な回路構成につ
いては第2図を用いて説明する。 Next, the detailed circuit configuration of this adder circuit 22 will be explained using FIG. 2.
同図でフイルタ21から送られてきた位相誤差
信号DEは、加算回路22内でレベル検出器22
a、アンプ22b,22cに入力される。アンプ
22bとアンプ22cはゲインが異なるよう設定
されており、アンプ22bがアンプ22cに比し
てゲインを大きくしてある。このアンプ22b,
22cの増幅出力は共にスイツチ22dの可動端
子側に送出される。ところで、上記レベル検出器
22aは、送られてきた信号DEのレベルに応じ
て上記スイツチ22dを切換設定する。スイツチ
22dの固定端子側は加算器22eの入力側と接
続される。従つて、レベル検出器22aの切換設
定によりスイツチ22dの可動端子側と接続され
たアンプ22b,22cのいずれかから出力され
る信号は、加算器22eに入力されることとな
る。一方、上記位相誤差検出回路15から送られ
てくるドラムモータ4の位相誤差信号PEも加算
回路22内でアンプ22fにより増幅された後、
加算器22eに入力される。加算器22eでは、
これら入力信号を加算し、その加算結果を新たに
位相誤差信号TEとして後段の加算回路12に出
力する。 In the figure, the phase error signal DE sent from the filter 21 is sent to the level detector 22 within the adder circuit 22.
a, is input to amplifiers 22b and 22c. The amplifier 22b and the amplifier 22c are set to have different gains, and the amplifier 22b has a larger gain than the amplifier 22c. This amplifier 22b,
The amplified outputs of switch 22c are both sent to the movable terminal side of switch 22d. By the way, the level detector 22a switches and sets the switch 22d according to the level of the signal DE sent thereto. The fixed terminal side of the switch 22d is connected to the input side of the adder 22e. Accordingly, the signal output from either the amplifier 22b or 22c connected to the movable terminal side of the switch 22d by the switching setting of the level detector 22a is input to the adder 22e. On the other hand, the phase error signal PE of the drum motor 4 sent from the phase error detection circuit 15 is also amplified by the amplifier 22f in the adding circuit 22, and then
It is input to the adder 22e. In the adder 22e,
These input signals are added, and the addition result is output as a new phase error signal TE to the adder circuit 12 at the subsequent stage.
上記のような構成の実施例にあつて、動作は次
のようになる。 In the embodiment with the above configuration, the operation is as follows.
ドラムモータ4の回転制御は信号PG、信号FG
及びPLL回路9内の位相比較器6出力の3つの
信号を用いて行なわれる。この場合、速度制御に
対する処理は上記第4図と同様に波形整形回路1
0、速度誤差検出回路11によつて行なわれる。
一方、位相制御系では、回転同期パルス検出器1
3で検出された回転同期パルスPGと内部基準位
相信号(通常VTRでは30Hzの基準信号)が位相
誤差検出回路15で比較され、位相誤差信号PE
が出力される。また、再生アンプ5で増幅された
再生デジタル信号から、PLL回路9によつてビ
ツトロツクが作成出力される。この際、PLL回
路9内の位相比較器6の出力する位相誤差信号が
フイルタ21を介した後、信号DEとして上記ド
ラムモータ4の位相誤差信号PEと共に加算回路
22に入力される。 Rotation control of drum motor 4 is performed using signal PG and signal FG.
This is performed using three signals: and the output of the phase comparator 6 in the PLL circuit 9. In this case, the processing for speed control is performed by the waveform shaping circuit 1 in the same manner as in FIG.
0, performed by the speed error detection circuit 11.
On the other hand, in the phase control system, the rotation synchronous pulse detector 1
The rotation synchronization pulse PG detected in step 3 and the internal reference phase signal (usually a 30Hz reference signal in VTRs) are compared in the phase error detection circuit 15, and a phase error signal PE is generated.
is output. Further, from the reproduced digital signal amplified by the reproduction amplifier 5, a bit lock is generated and outputted by the PLL circuit 9. At this time, the phase error signal output from the phase comparator 6 in the PLL circuit 9 passes through the filter 21 and is then input as the signal DE to the adder circuit 22 together with the phase error signal PE of the drum motor 4.
この加算回路22における動作を詳細に説明す
ると、まず、位相誤差検出回路15から出力され
た位相誤差信号PEはアンプ22fによつて増幅
され、加算器22eに送られる。また、フイルタ
21を介して位相比較器6から出力された位相誤
差信号DEは、アンプ22b,22cに送られる
と共に、レベル検出器22aにも送られる。レベ
ル検出器22aは、入力される信号DEのレベル
を検出し、そのレベルに応じて第3図に示すよう
にスイツチ22dを切換設定する。すなわち、信
号DEのレベル(絶対値)が特定される値より大
きい場合、レベル検出器22aはスイツチ22d
をアンプ22c側(図中「L」で示す)に接続す
る。また反対に、信号DEのレベル(絶対値)が
特定される値より小さい場合、レベル検出器22
aはスイツチ22dをアンプ22b側(図中
「U」で示す)に接続する。ここでアンプ22b
はアンプ22cに比してゲインを大きく設定して
あり、レベル検出器22aの切換設定によりアン
プ22b,22cのいずれかの増幅出力がスイツ
チ22dを介して加算器22eに送られる。つま
り、位相誤差信号DEの絶対値レベルが大きい場
合には小さいゲインで、小さい場合には大きなゲ
インでこれを増幅して加算器22eに送出する。
これは、PLL回路9における位相差が大きいと
きには回転同期パルスPGによる位相誤差を重視
し、位相差が小さい時にはPLL回路9の位相誤
差を重視してサーボ制御の精度を向上させるため
のもので、これらの位相誤差信号DEとPEが適宜
増幅率で増幅された後、加算器22eで加算さ
れ、その加算出力が新たに位相誤差信号TEとし
て加算回路12に送られ、この加算出力でドラム
モータ4のサーボ制御を行なう。 To explain the operation in this adder circuit 22 in detail, first, the phase error signal PE outputted from the phase error detection circuit 15 is amplified by the amplifier 22f and sent to the adder 22e. Further, the phase error signal DE output from the phase comparator 6 via the filter 21 is sent to the amplifiers 22b and 22c, and also to the level detector 22a. The level detector 22a detects the level of the input signal DE, and switches the switch 22d according to the detected level as shown in FIG. That is, when the level (absolute value) of the signal DE is greater than the specified value, the level detector 22a switches the switch 22d.
is connected to the amplifier 22c side (indicated by "L" in the figure). Conversely, if the level (absolute value) of the signal DE is smaller than the specified value, the level detector 22
A connects the switch 22d to the amplifier 22b side (indicated by "U" in the figure). Here amplifier 22b
The gain of the amplifier 22c is set to be larger than that of the amplifier 22c, and the amplified output of either the amplifier 22b or 22c is sent to the adder 22e via the switch 22d by switching the level detector 22a. That is, when the absolute value level of the phase error signal DE is large, it is amplified with a small gain, and when it is small, it is amplified with a large gain and sent to the adder 22e.
This is to improve the accuracy of servo control by emphasizing the phase error caused by the rotation synchronizing pulse PG when the phase difference in the PLL circuit 9 is large, and by emphasizing the phase error of the PLL circuit 9 when the phase difference is small. After these phase error signals DE and PE are amplified by an appropriate amplification factor, they are added by an adder 22e, and the added output is sent to the adding circuit 12 as a new phase error signal TE. performs servo control.
このように、再生信号の位相誤差をフイードバ
ツクしてドラムモータ4を駆動制御することによ
り、再生信号のジツタ成分を押さえることが可能
となる。 In this way, by feeding back the phase error of the reproduced signal and controlling the drive of the drum motor 4, it is possible to suppress the jitter component of the reproduced signal.
[考案の効果]
以上詳記したようにこの考案によれば、再生デ
ジタル信号からビツトのクロツクを作成するため
のPLL回路で作られた位相誤差信号をドラムモ
ータの位相誤差信号に加算することによりドラム
モータの制御系に再生信号の変動成分をフイード
バツクするようにしたので、再生デジタル信号の
ジツタ成分を充分小さくすることの可能なドラム
モータ制御装置を提供することができる。[Effects of the invention] As detailed above, according to this invention, by adding the phase error signal created by the PLL circuit for creating a bit clock from the reproduced digital signal to the phase error signal of the drum motor, Since the fluctuation component of the reproduced signal is fed back to the control system of the drum motor, it is possible to provide a drum motor control device that can sufficiently reduce the jitter component of the reproduced digital signal.
第1図乃至第3図はこの考案の一実施例を示す
もので、第1図は全体の回路構成を示すブロツク
図、第2図は第1図の加算回路の詳細な回路構成
を示すブロツク図、第3図は信号DEとスイツチ
の設定状態との対応を示す図、第4図は従来のド
ラムモータ制御装置の構成を示すブロツク図であ
る。
1……磁気テープ、2,3……回転磁気ヘツ
ド、4……ドラムモータ、5……再生アンプ、6
……位相比較器、7,21……フイルタ、8……
VCO、9……PLL回路、10,14……波形整
形回路、11……速度誤差検出回路、12,22
……加算回路、13……回転同期パルス検出器、
15……位相誤差検出回路、16……ドライバ、
22a……レベル検出器、22b,22c,22
f……アンプ、22d……スイツチ、22e……
加算器。
Figures 1 to 3 show an embodiment of this invention, with Figure 1 being a block diagram showing the overall circuit configuration, and Figure 2 being a block diagram showing the detailed circuit configuration of the adder circuit in Figure 1. 3 is a diagram showing the correspondence between the signal DE and the setting state of the switch, and FIG. 4 is a block diagram showing the configuration of a conventional drum motor control device. 1... Magnetic tape, 2, 3... Rotating magnetic head, 4... Drum motor, 5... Playback amplifier, 6
...Phase comparator, 7, 21...Filter, 8...
VCO, 9... PLL circuit, 10, 14... Waveform shaping circuit, 11... Speed error detection circuit, 12, 22
... Addition circuit, 13 ... Rotation synchronous pulse detector,
15... Phase error detection circuit, 16... Driver,
22a...Level detector, 22b, 22c, 22
f...Amplifier, 22d...Switch, 22e...
Adder.
Claims (1)
る回転ヘツド型再生装置に用いられるドラムモー
タ制御装置において、 位相比較器、フイルタ及び電圧制御発振器から
成り、再生デジタル信号からビツトクロツクを作
成するPLL回路と、 ドラムモータの回転位相と基準位相とを比較し
て位相誤差信号を出力する位相誤差検出回路と、 この位相誤差検出回路より出力される位相誤差
信号と上記PLL回路内の位相比較器の出力とを
加算する第1の加算回路と、 上記ドラムモータの回転速度を検出し速度誤差
信号を出力する速度誤差検出回路と、 上記加算回路の加算出力と上記速度誤差検出回
路の速度誤差信号とを加算して上記ドラムモータ
を駆動する駆動回路に出力する第2の加算回路
と、 を具備したことを特徴とするドラムモータ制御装
置。[Claim for Utility Model Registration] A drum motor control device used in a rotary head type playback device that plays back a magnetic tape on which digital signals are recorded, comprising a phase comparator, a filter, and a voltage controlled oscillator, A phase error detection circuit that compares the rotational phase of the drum motor with a reference phase and outputs a phase error signal, and a phase error detection circuit that outputs a phase error signal by comparing the rotational phase of the drum motor with a reference phase. a first addition circuit that adds the output of the phase comparator; a speed error detection circuit that detects the rotational speed of the drum motor and outputs a speed error signal; and a first addition circuit that adds the output of the addition circuit and the speed error detection circuit. A drum motor control device comprising: a second addition circuit that adds the speed error signal and outputs the sum to a drive circuit that drives the drum motor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986202396U JPH0544908Y2 (en) | 1986-12-25 | 1986-12-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986202396U JPH0544908Y2 (en) | 1986-12-25 | 1986-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63105940U JPS63105940U (en) | 1988-07-08 |
| JPH0544908Y2 true JPH0544908Y2 (en) | 1993-11-16 |
Family
ID=31166737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986202396U Expired - Lifetime JPH0544908Y2 (en) | 1986-12-25 | 1986-12-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0544908Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2898991B2 (en) * | 1988-06-21 | 1999-06-02 | キヤノン株式会社 | Rotation control device |
-
1986
- 1986-12-25 JP JP1986202396U patent/JPH0544908Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63105940U (en) | 1988-07-08 |
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