JPH0545086B2 - - Google Patents
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- JPH0545086B2 JPH0545086B2 JP62217758A JP21775887A JPH0545086B2 JP H0545086 B2 JPH0545086 B2 JP H0545086B2 JP 62217758 A JP62217758 A JP 62217758A JP 21775887 A JP21775887 A JP 21775887A JP H0545086 B2 JPH0545086 B2 JP H0545086B2
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- Japan
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- fet
- amplifier
- fets
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45381—Long tailed pairs
- H03F3/45385—Non-folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はFET（電界効果トランジスタ）増幅
器、入力電圧に応じて出力電流を得るFET相互
コンダクタンス増幅器に関する。
器、入力電圧に応じて出力電流を得るFET相互
コンダクタンス増幅器に関する。
ガリウム砒素（GaAs）MES FET型トランジ
スタは高速動作が好ましい回路に益々盛んに使用
されるようになつた。しかし、GaAs FET増幅
器は高精度及び高周波アナログ増幅器には未だ使
用されていない。その主な理由はFET増幅器の
直線性が悪い為である。FET増幅器の直線性が
悪い理由は、FETのドレイン電流がゲートソー
ス電圧のべき乗関数であり非線形である為であ
る。この好ましくない特性を生じるメカニズムは
FETトランジスタの基本物理特性に係る事項で
ある。
スタは高速動作が好ましい回路に益々盛んに使用
されるようになつた。しかし、GaAs FET増幅
器は高精度及び高周波アナログ増幅器には未だ使
用されていない。その主な理由はFET増幅器の
直線性が悪い為である。FET増幅器の直線性が
悪い理由は、FETのドレイン電流がゲートソー
ス電圧のべき乗関数であり非線形である為であ
る。この好ましくない特性を生じるメカニズムは
FETトランジスタの基本物理特性に係る事項で
ある。
代表的な従来の未補償型差動カスコード増幅器
を第３図に示す。この増幅器の伝達関数は第４図
に図示する。同図から判るとおり、この増幅器の
伝達関数は第４図中「Ａ」で示すノーマライズし
た０乃至0.37Vの入力電圧範囲では略線形であ
る。この範囲「Ａ」以上の入力電圧の増幅器の伝
達関数は圧縮された非直線である。即ち、入力電
圧が増加する毎に、電流出力の線形増加より徐々
に減少する。第４図の下側の点線部分は実際の
FET伝達関数が理想的な線形特性から外れてい
る程度を示す。
を第３図に示す。この増幅器の伝達関数は第４図
に図示する。同図から判るとおり、この増幅器の
伝達関数は第４図中「Ａ」で示すノーマライズし
た０乃至0.37Vの入力電圧範囲では略線形であ
る。この範囲「Ａ」以上の入力電圧の増幅器の伝
達関数は圧縮された非直線である。即ち、入力電
圧が増加する毎に、電流出力の線形増加より徐々
に減少する。第４図の下側の点線部分は実際の
FET伝達関数が理想的な線形特性から外れてい
る程度を示す。
FETの非直線性により生じた信号振幅誤差に
より、未補償FET増幅器を高精度アナログ増幅
器に使用するには不適当である。この信号振幅誤
差を軽減する１つのアプローチは最大線形出力信
号を全出力信号のうちの比較的小さい値（一部
分）に制限することである。例えば、第３図及び
第４図の回路で、増幅器を範囲「Ａ」の動作領域
に限定して直線性を改良する。しかしこのアプロ
ーチは増幅器のダイナミツクレンジを著しく制限
することとなる。
より、未補償FET増幅器を高精度アナログ増幅
器に使用するには不適当である。この信号振幅誤
差を軽減する１つのアプローチは最大線形出力信
号を全出力信号のうちの比較的小さい値（一部
分）に制限することである。例えば、第３図及び
第４図の回路で、増幅器を範囲「Ａ」の動作領域
に限定して直線性を改良する。しかしこのアプロ
ーチは増幅器のダイナミツクレンジを著しく制限
することとなる。
大きな信号範囲にわたり信号の直線性を改善す
る従来方法として、増幅器の静的バイアス電流を
増加する方法がある。この方法により、大きな出
力電流励振が得られる。しかし、この方法による
と、デバイスの消費電力が大きくなり、デバイス
自体も大きくなるという欠点を有する。デバイス
の寸法が増加すると製造原価が上昇し、また素子
間の静電容量が増加するので増幅可能な帯域幅が
減少するという欠点を有する。
る従来方法として、増幅器の静的バイアス電流を
増加する方法がある。この方法により、大きな出
力電流励振が得られる。しかし、この方法による
と、デバイスの消費電力が大きくなり、デバイス
自体も大きくなるという欠点を有する。デバイス
の寸法が増加すると製造原価が上昇し、また素子
間の静電容量が増加するので増幅可能な帯域幅が
減少するという欠点を有する。
増幅器の誤差を減少する別の方法として帰還技
法を使用することが知られている。帰還増幅器で
は出力信号を感知して入力へ帰還して非直線誤差
をある程度相殺する。極めて高精度の帰還増幅器
が設計できるが、高精度広帯域増幅器に適用し得
ない制約がある。例えば、周波数が増加するにつ
れて、十分なダンピングを得るのが困難になる。
また、小さな不可避的な遅延時間が帰還ループに
存する為に、出力信号が入力と位相ずれを生じ
る。位相歪は周波数が増加するにつれて生じ、増
幅器の精度と安定性を更に害することとなる。
法を使用することが知られている。帰還増幅器で
は出力信号を感知して入力へ帰還して非直線誤差
をある程度相殺する。極めて高精度の帰還増幅器
が設計できるが、高精度広帯域増幅器に適用し得
ない制約がある。例えば、周波数が増加するにつ
れて、十分なダンピングを得るのが困難になる。
また、小さな不可避的な遅延時間が帰還ループに
存する為に、出力信号が入力と位相ずれを生じ
る。位相歪は周波数が増加するにつれて生じ、増
幅器の精度と安定性を更に害することとなる。
第３図の増幅器に電流帰還技法を適合する例を
両入力トランジスタのソースと電流源間に抵抗を
接続することを第３図に点線で示している。この
抵抗に流れる電流により、出力電流に伴つて変化
する可変バイアス電圧が両トランジスタのソース
に与えられる。この可変バイアス電圧はFETの
非直線性を低減するように作用し、これにより信
号振幅歪を低減する。
両入力トランジスタのソースと電流源間に抵抗を
接続することを第３図に点線で示している。この
抵抗に流れる電流により、出力電流に伴つて変化
する可変バイアス電圧が両トランジスタのソース
に与えられる。この可変バイアス電圧はFETの
非直線性を低減するように作用し、これにより信
号振幅歪を低減する。
第３図に示す抵抗帰還技法は増幅段の利得低下
を招来する。この利得低下を補償するには、より
多くの増幅段が必要になる。これに代わつて、帰
還抵抗の大きさを低下することにより或いはデバ
イスの寸法を増加するがトランジスタのバイアス
電流を増加することにより利得低減は最小にする
ことが可能である。しかし、この解決策は消費電
力の増加と上述した製造原価の上昇を伴うという
欠点がある。従つて、FET増幅器にあつては、
利得及び直線性の改善という課題が残つている。
を招来する。この利得低下を補償するには、より
多くの増幅段が必要になる。これに代わつて、帰
還抵抗の大きさを低下することにより或いはデバ
イスの寸法を増加するがトランジスタのバイアス
電流を増加することにより利得低減は最小にする
ことが可能である。しかし、この解決策は消費電
力の増加と上述した製造原価の上昇を伴うという
欠点がある。従つて、FET増幅器にあつては、
利得及び直線性の改善という課題が残つている。
本発明の１つの目的は、利得を犠牲にすること
なく且つ位相歪を生じることなくトランジスタの
非直線歪が補償できる高精度且つ高周波のFET
増幅器を提供することである。
なく且つ位相歪を生じることなくトランジスタの
非直線歪が補償できる高精度且つ高周波のFET
増幅器を提供することである。
本発明の他の目的は直線性の良好なFET増幅
器から最大出力信号が得られる割合を増加させる
ことである。
器から最大出力信号が得られる割合を増加させる
ことである。
本発明の更に他の目的は利得を低下することな
くFET相互コンダクタンス増幅器のダイナミツ
クレンジを拡大することである。
くFET相互コンダクタンス増幅器のダイナミツ
クレンジを拡大することである。
本発明の別の目的はFET相互コンダクタンス
増幅器の得られる利得帯域幅積を増加することで
ある。
増幅器の得られる利得帯域幅積を増加することで
ある。
本発明の更に別の目的は使用部品点数が少なく
且つ動作が簡単な安定且つ高精度増幅器を提供す
ることである。
且つ動作が簡単な安定且つ高精度増幅器を提供す
ることである。
本発明のFET増幅器はFETカスコード増幅器
に非線形（非直線歪）補償段を結合して入力段の
ドレイン電流非線形性を感知し、対応する補正信
号を生じさせる。この誤差信号を増幅器の出力段
に注入してその歪を相殺する。この非線形補償段
は更に増幅器の利得を増加するという目的をも有
する。
に非線形（非直線歪）補償段を結合して入力段の
ドレイン電流非線形性を感知し、対応する補正信
号を生じさせる。この誤差信号を増幅器の出力段
に注入してその歪を相殺する。この非線形補償段
は更に増幅器の利得を増加するという目的をも有
する。
本発明のFET増幅器を差動増幅器構成とする
と、主増幅器は第１ソース結合FET対を含む入
力段を具え、この入力FET対はベースに差動入
力信号を受ける。この増幅器は更に、この入力
FET対の出力を受ける第2FET対を含む出力
FET対を具え、斯る第2FET対のソースは夫々入
力段中の第1FET対のドレインに接続してカスコ
ード構成とする。第2FET対のドレインはこの差
動増幅器の出力を出す。第2FET対のゲートには
所望バイアス電圧源を接続する。
と、主増幅器は第１ソース結合FET対を含む入
力段を具え、この入力FET対はベースに差動入
力信号を受ける。この増幅器は更に、この入力
FET対の出力を受ける第2FET対を含む出力
FET対を具え、斯る第2FET対のソースは夫々入
力段中の第1FET対のドレインに接続してカスコ
ード構成とする。第2FET対のドレインはこの差
動増幅器の出力を出す。第2FET対のゲートには
所望バイアス電圧源を接続する。
非線形補償回路は第２増幅FET対間に接続さ
れ、ソース結合された第3FET対を含み、そのゲ
ートは第1FET対のドレインで駆動する。第
3FETのゲートはバイアス電流源にも接続され
る。非線形補償回路の第3FET対のドレインは第
2FET対のドレインに交差接続し、補償誤差信号
を各差動出力ノードに注入して非線形歪を相殺す
る。
れ、ソース結合された第3FET対を含み、そのゲ
ートは第1FET対のドレインで駆動する。第
3FETのゲートはバイアス電流源にも接続され
る。非線形補償回路の第3FET対のドレインは第
2FET対のドレインに交差接続し、補償誤差信号
を各差動出力ノードに注入して非線形歪を相殺す
る。
第１図は本発明による補償済FET増幅器１０
の実施例の回路を示し、差動カスコード増幅器１
２ａ，１２ｂ、非線形補償回路１４、差動入力電
圧源１６及び差動電流出力１８とを具えている。
差動増幅器の回路構成は対称であり、各半分は同
様に動作するので、次の説明は左側半分の回路に
ついてのみ説明する。しかし、右半分の回路につ
いても同様であることが理解できよう。
の実施例の回路を示し、差動カスコード増幅器１
２ａ，１２ｂ、非線形補償回路１４、差動入力電
圧源１６及び差動電流出力１８とを具えている。
差動増幅器の回路構成は対称であり、各半分は同
様に動作するので、次の説明は左側半分の回路に
ついてのみ説明する。しかし、右半分の回路につ
いても同様であることが理解できよう。
カスコード増幅器１２ａは入力段FET２０ａ
と出力段FET２２ａとを含み、両者はカスコー
ド接続している。即ち、FET２０ａのドレイン
をFET２２ａのソースに直結合している。FET
２０ａのソースと対をなすFET２０ｂのソース
は電流源I01に接続する。FET２０ａのゲートは
差動入力電圧源１６の入力２６ａで駆動され、
FET２２ａのゲートはバイアス電圧Vgaの電圧
源２８ａで駆動され、そのドレインは差動電流出
力１８の電流出力ノード３０ａに接続する。
と出力段FET２２ａとを含み、両者はカスコー
ド接続している。即ち、FET２０ａのドレイン
をFET２２ａのソースに直結合している。FET
２０ａのソースと対をなすFET２０ｂのソース
は電流源I01に接続する。FET２０ａのゲートは
差動入力電圧源１６の入力２６ａで駆動され、
FET２２ａのゲートはバイアス電圧Vgaの電圧
源２８ａで駆動され、そのドレインは差動電流出
力１８の電流出力ノード３０ａに接続する。
非線形補償段１４は２個のFET３２ａ，３２
ｂを含み、その共通ソースにはバイアス電流I03
を流すバイアス電流源３４に接続される。FET
３２ａのゲートはFET２０ａのドレインとDCバ
イアス電流I2aを流す電流源３６ａに接続する。
非線形補償用FET３２ａのドレインは出力段
FET２２ｂのドレインと電流出力ノード３０ｂ
で交差接続している。
ｂを含み、その共通ソースにはバイアス電流I03
を流すバイアス電流源３４に接続される。FET
３２ａのゲートはFET２０ａのドレインとDCバ
イアス電流I2aを流す電流源３６ａに接続する。
非線形補償用FET３２ａのドレインは出力段
FET２２ｂのドレインと電流出力ノード３０ｂ
で交差接続している。
回路動作は次のとおりである。もしFET２２
ａと２２ｂがFET２０ａ，２０ｂと同じ形状で
あれば、また当面電流源３６ａ，３６ｂを無視す
るとすれば、FET２２ａ，２２ｂ用のソース間
の電圧Vs2は差動電圧入力１６に印加する差動入
力電圧Vioと等しい。バイアス電流源３６ａ，３
６ｂが加わると、Vs2はVioより早く非直線的に増
加する（拡大非線形）。この電圧は共通ソースの
非線形補償段１４のゲート間に印加される。その
結果、補償段FET３２ａ，３２ｂのドレイン電
流Id3もまたVioと線形より早く増加する。入力
FET２０の非直線性により、差動カスコード増
幅器のFET２２の出力電流Id2（これは補償段がな
いとIOUTと等しい）は、Vioに対し線形より遅く増
加する（圧縮非線形特性）。
ａと２２ｂがFET２０ａ，２０ｂと同じ形状で
あれば、また当面電流源３６ａ，３６ｂを無視す
るとすれば、FET２２ａ，２２ｂ用のソース間
の電圧Vs2は差動電圧入力１６に印加する差動入
力電圧Vioと等しい。バイアス電流源３６ａ，３
６ｂが加わると、Vs2はVioより早く非直線的に増
加する（拡大非線形）。この電圧は共通ソースの
非線形補償段１４のゲート間に印加される。その
結果、補償段FET３２ａ，３２ｂのドレイン電
流Id3もまたVioと線形より早く増加する。入力
FET２０の非直線性により、差動カスコード増
幅器のFET２２の出力電流Id2（これは補償段がな
いとIOUTと等しい）は、Vioに対し線形より遅く増
加する（圧縮非線形特性）。
この増幅器の最終出力電流IOUTは差動カスコー
ド増幅器の出力電流Id2と非線形補償段の出力電
流Id3との和となる。デバイスの寸法とバイアス
電流を適当な大きさに選択することにより、Vio
に対する両出力電流Id2とId3の相反する非直線性
により、増幅器全体の非直線性を利用可能な出力
信号範囲の大部分の範囲で相殺して、これにより
IOUTがVioに対して線形変化するようにする。この
線形化は利得低下を伴うことなく実現でき、また
静的バイアス電流の増加、帯域幅低減、位相歪の
増加など、従来技法に付随していた問題点をこと
ごとく解決することとなる。
ド増幅器の出力電流Id2と非線形補償段の出力電
流Id3との和となる。デバイスの寸法とバイアス
電流を適当な大きさに選択することにより、Vio
に対する両出力電流Id2とId3の相反する非直線性
により、増幅器全体の非直線性を利用可能な出力
信号範囲の大部分の範囲で相殺して、これにより
IOUTがVioに対して線形変化するようにする。この
線形化は利得低下を伴うことなく実現でき、また
静的バイアス電流の増加、帯域幅低減、位相歪の
増加など、従来技法に付随していた問題点をこと
ごとく解決することとなる。
第２図は第１図に示す補償FET増幅器の伝達
特性を示す。第４図の従来増幅器のグラフと対比
すると明らかな如く、本発明のFET増幅器に依
ると、増幅器の線形動作範囲が大幅に拡大されて
いる。即ち、未補償（従来）のFET増幅器では
略線形動作が得られる入力電圧範囲が０乃至
0.37Vの範囲「Ａ」であるのに対して、本発明の
補償FET増幅器では略線形動作範囲が「Ｂ」で
示す０乃至0.61Vとなる。よつて、線形ダイナミ
ツクレンジが従来のものの60％以上も増加する。
特性を示す。第４図の従来増幅器のグラフと対比
すると明らかな如く、本発明のFET増幅器に依
ると、増幅器の線形動作範囲が大幅に拡大されて
いる。即ち、未補償（従来）のFET増幅器では
略線形動作が得られる入力電圧範囲が０乃至
0.37Vの範囲「Ａ」であるのに対して、本発明の
補償FET増幅器では略線形動作範囲が「Ｂ」で
示す０乃至0.61Vとなる。よつて、線形ダイナミ
ツクレンジが従来のものの60％以上も増加する。
第２図に示す結果はピンチオフ電圧が2.0Vで
０バイアスのドレイン電流が4.0mAの等寸法
GaAs FETをFET２０，２２及び３２に使用す
ることにより得たものである。ゲートバイアス電
圧Vgaは5.0Vにセツトし、電流源I01，I2a及びI03
は夫々2.0mA，0.4mA及び1.6mAにセツトした。
回路の右半分の回路についてもバイアス電流値は
同じである。
０バイアスのドレイン電流が4.0mAの等寸法
GaAs FETをFET２０，２２及び３２に使用す
ることにより得たものである。ゲートバイアス電
圧Vgaは5.0Vにセツトし、電流源I01，I2a及びI03
は夫々2.0mA，0.4mA及び1.6mAにセツトした。
回路の右半分の回路についてもバイアス電流値は
同じである。
図示した実施例の６個のFETが等寸法である
ことは必ずしも必要はないが、これは便宜上選定
したものである。代替実施例では、バイアス電流
源に調整回路を設けることにより異なる寸法の
FETを使用する。
ことは必ずしも必要はないが、これは便宜上選定
したものである。代替実施例では、バイアス電流
源に調整回路を設けることにより異なる寸法の
FETを使用する。
本発明のFET増幅器は上述した線形動作範囲
（ダイナミツクレンジ）の拡大以外に、多くの利
点を有する。非線形補償段１４を付加することに
より、相互コンダクタンス利得と利用可能な信号
出力電流を得ることが可能である。また、この補
償段１４は主に出力FET２２ａ，２２ｂのドレ
インゲート容量により出力アドミツタンスを減少
し、これにより利得帯域幅積を大幅に増加するこ
とが可能である。
（ダイナミツクレンジ）の拡大以外に、多くの利
点を有する。非線形補償段１４を付加することに
より、相互コンダクタンス利得と利用可能な信号
出力電流を得ることが可能である。また、この補
償段１４は主に出力FET２２ａ，２２ｂのドレ
インゲート容量により出力アドミツタンスを減少
し、これにより利得帯域幅積を大幅に増加するこ
とが可能である。
本発明のFET増幅器は上述した化合物
（GaAs）半導体のみならず金属及び金属酸化物
FETを用いて実施することも可能である。シヨ
ツトキ障壁ゲートを有するGaAs MES FETは
超高周波動作の場合に特に好適である。
（GaAs）半導体のみならず金属及び金属酸化物
FETを用いて実施することも可能である。シヨ
ツトキ障壁ゲートを有するGaAs MES FETは
超高周波動作の場合に特に好適である。
上述の実施例では非線形補償段のFET３２を
用いてFET２０及び２２の歪発生メカニズムの
モデル化を行つた。従つて、FET２０，２２及
び３２の特性はできる限り揃つていることが望ま
しい。
用いてFET２０及び２２の歪発生メカニズムの
モデル化を行つた。従つて、FET２０，２２及
び３２の特性はできる限り揃つていることが望ま
しい。
本発明のFETは総て途中に受動素子等を介す
ることなく直結合することが可能である。回路構
成は極めて簡単であるので、このFET増幅器は
特にIC化に理想的である。勿論別個のトランジ
スタを使用することも可能ではある。しかし、
IC化することにより各デバイスの特性を揃える
ことが一層容易になるので優れた動作特性が得ら
れる。
ることなく直結合することが可能である。回路構
成は極めて簡単であるので、このFET増幅器は
特にIC化に理想的である。勿論別個のトランジ
スタを使用することも可能ではある。しかし、
IC化することにより各デバイスの特性を揃える
ことが一層容易になるので優れた動作特性が得ら
れる。
本発明のFET増幅器は、FET増幅器特有の非
線形特性を補償する為に、カスコード構成の差動
FET増幅器に非線形特性で動作する非線形補償
段を接続すると共に入力段のFETのドレインに
夫々直流バイアス電流源を接続した結果、入力段
及び非線形補償段の伝達特性を線形特性より早く
変化する拡大非線形特性とし、出力段のFETの
伝達特性を線形特性より遅く変化する圧縮非線形
特性とすることにより、異なる非線形特性の総和
によつて所望の線形特性を強制的に実現すること
が出来た。これにより、入力電圧の線形動作範囲
を従来のFET増幅器に比較して実施例で約60％
以上も拡大出来た。更に、従来のように負帰還補
償手段を設けていないので、負帰還に伴う利得の
低下や位相歪も発生しない。また、差動構成の
FETのソース間に抵抗器を接続しなくて良いの
で、利得の低下を防止出来る。また、FETなの
で入力インピーダンスの極めて高い増幅器が出来
る。
線形特性を補償する為に、カスコード構成の差動
FET増幅器に非線形特性で動作する非線形補償
段を接続すると共に入力段のFETのドレインに
夫々直流バイアス電流源を接続した結果、入力段
及び非線形補償段の伝達特性を線形特性より早く
変化する拡大非線形特性とし、出力段のFETの
伝達特性を線形特性より遅く変化する圧縮非線形
特性とすることにより、異なる非線形特性の総和
によつて所望の線形特性を強制的に実現すること
が出来た。これにより、入力電圧の線形動作範囲
を従来のFET増幅器に比較して実施例で約60％
以上も拡大出来た。更に、従来のように負帰還補
償手段を設けていないので、負帰還に伴う利得の
低下や位相歪も発生しない。また、差動構成の
FETのソース間に抵抗器を接続しなくて良いの
で、利得の低下を防止出来る。また、FETなの
で入力インピーダンスの極めて高い増幅器が出来
る。
第１図は本発明によるFET増幅器の一実施例
の回路図、第２図は第１図のFET増幅器の伝達
特性図、第３図は従来のFET増幅器の回路図、
第４図は第３図の伝達特性図を示す。 ２０ａ及び２０ｂは第１及び第2FET、２２ａ
及び２２ｂは第３及び第4FET、３２ａ及び３２
ｂは第５及び第6FET、１２ａ及び１２ｂは第１
及び第２直流バイアス電流源である。
の回路図、第２図は第１図のFET増幅器の伝達
特性図、第３図は従来のFET増幅器の回路図、
第４図は第３図の伝達特性図を示す。 ２０ａ及び２０ｂは第１及び第2FET、２２ａ
及び２２ｂは第３及び第4FET、３２ａ及び３２
ｂは第５及び第6FET、１２ａ及び１２ｂは第１
及び第２直流バイアス電流源である。
Claims (1)
- 【特許請求の範囲】 １ ソースが互いに直結され、夫々ゲートに入力
信号を受ける第１及び第２のFETを含む入力段
と、 上記第１及び第２のFETのドレインに夫々ソ
ースが接続され、ゲートが基準電位源に夫々接続
され、ドレイン間に出力電圧を発生する第３及び
第４のFETを含む出力段と、 ソースが互いに直結され、上記第１及び第２の
FETのドレインにゲートが夫々接続され、上記
第４及び第３のFETのドレインに夫々ドレイン
が接続された第５及び第6FETを含む非線形補償
特性を有する非線形補償段と、 上記第１及び第2FETのドレインに夫々接続さ
れた第１及び第２直流バイアス電流源とを具える
ことを特徴とするFET増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/902,537 US4720685A (en) | 1986-09-02 | 1986-09-02 | FET transconductance amplifier with improved linearity and gain |
| US902,537 | 1986-09-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132509A JPS63132509A (ja) | 1988-06-04 |
| JPH0545086B2 true JPH0545086B2 (ja) | 1993-07-08 |
Family
ID=25415996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217758A Granted JPS63132509A (ja) | 1986-09-02 | 1987-08-31 | Ｆｅｔ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4720685A (ja) |
| EP (1) | EP0259029B1 (ja) |
| JP (1) | JPS63132509A (ja) |
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-
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- 1987-08-31 JP JP62217758A patent/JPS63132509A/ja active Granted
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