JPH0545093B2 - - Google Patents
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- JPH0545093B2 JPH0545093B2 JP6651586A JP6651586A JPH0545093B2 JP H0545093 B2 JPH0545093 B2 JP H0545093B2 JP 6651586 A JP6651586 A JP 6651586A JP 6651586 A JP6651586 A JP 6651586A JP H0545093 B2 JPH0545093 B2 JP H0545093B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体によるスイツチ回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor switch circuit.
従来、この種のスイツチ回路は、第４図に示す
ように、トランジスタTr4、制御端子１、第１、
第２の信号端子２，３とで構成されており、制御
端子１からの電流をトランジスタTr4のベースへ
流すことによりトランジスタTr4をオンさせてい
た。この場合、制御端子１からの電流はトランジ
スタTr4を流れて第２の信号端子３へ伝達される
ので該スイツチ回路の第１の信号端子２に入力し
た電流と第２の信号端子３から出力された電流の
間には制御端子１からの電流値分の差が生じてい
た。
Conventionally, this type of switch circuit, as shown in FIG. 4, includes a transistor Tr 4 , a control terminal 1, a first
The transistor Tr 4 is turned on by flowing current from the control terminal 1 to the base of the transistor Tr 4 . In this case, the current from the control terminal 1 flows through the transistor Tr 4 and is transmitted to the second signal terminal 3, so that the current input to the first signal terminal 2 of the switch circuit and the output from the second signal terminal 3 are A difference corresponding to the current value from the control terminal 1 occurred between the currents.
上述した従来のスイツチ回路は、制御端子１か
らの電流が出力電流として加算される構成になつ
ているので、第１、第２の信号端子２，３を流れ
る電流には制御端子１からの電流値分の誤差が生
じるという欠点がある。
The conventional switch circuit described above is configured such that the current from the control terminal 1 is added as an output current, so the current flowing through the first and second signal terminals 2 and 3 includes the current from the control terminal 1. The disadvantage is that an error equal to the value occurs.
本発明のスイツチ回路は、制御端子と、第１、
第２の信号端子と、ベースが制御端子に接続され
ている第１のトランジスタと、第１のトランジス
タに対しコンプリメンタリな特性をもち、ベー
ス、エミツタ、コレクタがそれぞれ第１のトラン
ジスタのコレクタ、第１の信号端子、第２の信号
端子とに接続されている第２のトランジスタと、
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とを有する。
The switch circuit of the present invention includes a control terminal, a first
a first transistor whose base is connected to the control terminal; a second transistor connected to the signal terminal and the second signal terminal;
The third transistor has complementary characteristics to the first transistor, and has an emitter, a base, and a collector connected to the emitter, second signal terminal, and power supply of the first transistor, respectively.
従つて、第１の信号端子から流入した電流の一
部は第２のトランジスタのベースに流出するが、
第３のトランジスタのエミツタからベースを経由
して第２の信号端子に電流が流入するので、第１
の信号端子に流れる電流値と第２の信号端子に流
れる電流値の差は従来より非常に小さくなる。 Therefore, part of the current flowing from the first signal terminal flows out to the base of the second transistor,
Since current flows from the emitter of the third transistor to the second signal terminal via the base,
The difference between the value of the current flowing through the second signal terminal and the value of the current flowing through the second signal terminal is much smaller than in the past.
〔実施例〕
次に、本発明の実施例について図面を参照して
説明する。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明のスイツチ回路の第１の実施例
を示す回路図である。 FIG. 1 is a circuit diagram showing a first embodiment of the switch circuit of the present invention.
第１の実施例は、制御端子１、第１、第２の信
号端子２，３と、制御端子１にベースが接続され
たNPNタイプのトランジスタTr1と、トランジ
スタTr1のコレクタにベースが接続され、エミツ
タが第１の信号端子２に接続され、コレクタが第
２の信号端子３に接続されたPNPタイプのトラ
ンジスタTr2と、エミツタがトランジスタTr1の
エミツタに接続され、ベースが第２の信号端子３
に接続され、コレクタが電源４に接続された
PNPタイプのトランジスタTr3とで構成されてい
る。 The first embodiment includes a control terminal 1, first and second signal terminals 2 and 3, an NPN type transistor Tr 1 whose base is connected to the control terminal 1, and a base connected to the collector of the transistor Tr 1 . and a PNP type transistor Tr 2 whose emitter is connected to the first signal terminal 2 and whose collector is connected to the second signal terminal 3, and whose emitter is connected to the emitter of the transistor Tr 1 and whose base is connected to the second signal terminal 3. Signal terminal 3
and the collector was connected to power supply 4.
It consists of a PNP type transistor Tr3 .
制御端子１から流入した電流はトランジスタ
Tr1のベースへ流れTr1を飽和させトランジスタ
Tr1のエミツタからトランジスタTr3のエミツタ
へ流れトランジスタTr3のコレクタから電源端子
４へ流れる。この場合、トランジスタTr1のコレ
クタに流れる電流によりトランジスタTr2がオン
し、トランジスタTr2のコレクタを流れる電流を
トランジスタTr2の電流増幅率で割つた電流がト
ランジスタTr1のコレクタへ流れる。従つて、該
スイツチ回路がオンした場合、トランジスタTr1
は飽和するので、第１、第２の信号端子２，３間
は電圧差はトランジスタTr2，Tr3のベース、エ
ミツタ間電圧を加算した値になる。スイツチ回路
をオンした場合にトランジスタTr2が飽和しない
ことにより第１の信号端子２から入力した電流は
トランジスタTr2のコレクタへ精度良く伝達され
る。制御端子１から流入した電流は電源端子４へ
流入するため、トランジスタTr2のエミツタ電流
は第２の信号端子３を流れる電流と等しくなる。
従つて、第１、第２の信号端子２，３を流れる電
流値の差は小さくなる。 The current flowing from control terminal 1 flows through the transistor
Flows to the base of Tr 1 and saturates Tr 1 , making the transistor
It flows from the emitter of Tr 1 to the emitter of transistor Tr 3 and from the collector of transistor Tr 3 to power supply terminal 4. In this case, the current flowing through the collector of the transistor Tr 1 turns on the transistor Tr 2 , and a current obtained by dividing the current flowing through the collector of the transistor Tr 2 by the current amplification factor of the transistor Tr 2 flows to the collector of the transistor Tr 1 . Therefore, when the switch circuit is turned on, the transistor Tr 1
is saturated, so the voltage difference between the first and second signal terminals 2 and 3 is equal to the sum of the base and emitter voltages of the transistors Tr 2 and Tr 3 . Since the transistor Tr 2 is not saturated when the switch circuit is turned on, the current input from the first signal terminal 2 is accurately transmitted to the collector of the transistor Tr 2 . Since the current flowing from the control terminal 1 flows into the power supply terminal 4, the emitter current of the transistor Tr2 becomes equal to the current flowing through the second signal terminal 3.
Therefore, the difference in the values of the currents flowing through the first and second signal terminals 2 and 3 becomes small.
第２図は本発明の第２の実施例を示す回路図で
ある。これは、スイツチ回路オン時の第１、第２
の信号端子２，３間の電圧差を変える場合の例
で、トランジスタTr1，Tr3のエミツタ間にダイ
オードD1〜Doを接続することにより、スイツチ
オン時の第１、第２の信号端子２，３間の電圧差
が（ｎ＋２）VF（VF：トランジスタのベース、エ
ミツタ間電圧とダイオードのアノード、カソード
間電圧）に設定される。 FIG. 2 is a circuit diagram showing a second embodiment of the present invention. This is the first and second
In this example, when changing the voltage difference between signal terminals 2 and 3 of The voltage difference between 2 and 3 is set to (n+2)V F (V F : voltage between the base and emitter of the transistor and voltage between the anode and cathode of the diode).
第３図は本発明の第３の実施例を示す回路図で
ある。これは、スイツチ回路オフ時の第１、第２
の信号端子２，３間のダイオードD11，D12，…
D1nの段数ｍ（ｍ＞ｎ＋２）をスイツチ回路をオ
ンすることによりダイオード段数ｎ＋２に変換す
る回路である。 FIG. 3 is a circuit diagram showing a third embodiment of the present invention. This is the first and second when the switch circuit is off.
Diodes D 11 , D 12 ,... between signal terminals 2 and 3 of
This circuit converts the number of stages m (m>n+2) of D 1n into the number of diode stages n+2 by turning on a switch circuit.
以上説明したように本発明は、制御端子と、第
１、第２の信号端子と、ベースが制御端子に接続
されている第１のトランジスタと、第１のトラン
ジスタに対しコンプリメンタリな特性をもち、ベ
ース、エミツタ、コレクタがそれぞれ第１のトラ
ンジスタのコレクタ、第１の信号端子、第２の信
号端子とに接続されている第２のトランジスタと
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とで構成することにより、第１、第２の信号端子
を流れる電流値の差を非常に小さくしたスイツチ
回路を提供できる効果がある。
As explained above, the present invention has a control terminal, first and second signal terminals, a first transistor whose base is connected to the control terminal, and complementary characteristics to the first transistor, The base, the emitter, and the collector have complementary characteristics to the second transistor and the first transistor, each of which is connected to the collector, the first signal terminal, and the second signal terminal of the first transistor, and the emitter, By configuring a third transistor whose base and collector are respectively connected to the emitter of the first transistor, the second signal terminal, and the power supply, the difference in the value of the current flowing through the first and second signal terminals. This has the effect of providing a very small switch circuit.
第１図は本発明のスイツチ回路の第１の実施例
を示す回路図、第２図と第３図は本発明の第２、
第３の実施例を示す回路図、第４図は従来例の回
路図である。
１……制御端子、２……第１の信号端子、３…
…第２の信号端子、４……電源、Tr1，Tr2，
Tr3，Tr4……トランジスタ、D1，D2，〜，Do…
…ダイオード、D11，D12，〜D1n……ダイオー
ド。
FIG. 1 is a circuit diagram showing a first embodiment of a switch circuit according to the present invention, and FIGS. 2 and 3 are a circuit diagram showing a second embodiment of a switch circuit according to the present invention.
A circuit diagram showing the third embodiment, and FIG. 4 is a circuit diagram of a conventional example. 1... Control terminal, 2... First signal terminal, 3...
...Second signal terminal, 4...Power supply, Tr 1 , Tr 2 ,
Tr 3 , Tr 4 ...transistor, D 1 , D 2 , ~, D o ...
...diode, D 11 , D 12 , ~D 1n ... diode.
Claims (1)
ンジスタと、 第１のトランジスタに対しコンプリメンタリな
特性をもち、ベース、エミツタ、コレクタがそれ
ぞれ第１のトランジスタのコレクタ、第１の信号
端子、第２の信号端子とに接続されている第２の
トランジスタと、 第１のトランジスタに対しコンプリメンタリな
特性をもち、エミツタ、ベース、コレクタがそれ
ぞれ第１のトランジスタのエミツタ、第２の信号
端子、電源とに接続されている第３のトランジス
タとを有するスイツチ回路。[Claims] 1: a control terminal; first and second signal terminals; a first transistor whose base is connected to the control terminal; a second transistor whose emitter and collector are respectively connected to the collector, the first signal terminal, and the second signal terminal of the first transistor; , and a third transistor, the collector of which is connected to the emitter of the first transistor, the second signal terminal, and a power source, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (en) | 1986-03-24 | 1986-03-24 | Switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (en) | 1986-03-24 | 1986-03-24 | Switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222715A JPS62222715A (en) | 1987-09-30 |
| JPH0545093B2 true JPH0545093B2 (en) | 1993-07-08 |
Family
ID=13318066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6651586A Granted JPS62222715A (en) | 1986-03-24 | 1986-03-24 | Switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222715A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746098A (en) * | 1993-08-03 | 1995-02-14 | Nec Corp | Delay circuit |
-
1986
- 1986-03-24 JP JP6651586A patent/JPS62222715A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62222715A (en) | 1987-09-30 |
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