JPH0545093B2 - - Google Patents
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- Publication number
- JPH0545093B2 JPH0545093B2 JP6651586A JP6651586A JPH0545093B2 JP H0545093 B2 JPH0545093 B2 JP H0545093B2 JP 6651586 A JP6651586 A JP 6651586A JP 6651586 A JP6651586 A JP 6651586A JP H0545093 B2 JPH0545093 B2 JP H0545093B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal terminal
- emitter
- terminal
- collector
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体によるスイツチ回路に関する。
従来、この種のスイツチ回路は、第４図に示す
ように、トランジスタTr4、制御端子１、第１、
第２の信号端子２，３とで構成されており、制御
端子１からの電流をトランジスタTr4のベースへ
流すことによりトランジスタTr4をオンさせてい
た。この場合、制御端子１からの電流はトランジ
スタTr4を流れて第２の信号端子３へ伝達される
ので該スイツチ回路の第１の信号端子２に入力し
た電流と第２の信号端子３から出力された電流の
間には制御端子１からの電流値分の差が生じてい
た。
ように、トランジスタTr4、制御端子１、第１、
第２の信号端子２，３とで構成されており、制御
端子１からの電流をトランジスタTr4のベースへ
流すことによりトランジスタTr4をオンさせてい
た。この場合、制御端子１からの電流はトランジ
スタTr4を流れて第２の信号端子３へ伝達される
ので該スイツチ回路の第１の信号端子２に入力し
た電流と第２の信号端子３から出力された電流の
間には制御端子１からの電流値分の差が生じてい
た。
上述した従来のスイツチ回路は、制御端子１か
らの電流が出力電流として加算される構成になつ
ているので、第１、第２の信号端子２，３を流れ
る電流には制御端子１からの電流値分の誤差が生
じるという欠点がある。
らの電流が出力電流として加算される構成になつ
ているので、第１、第２の信号端子２，３を流れ
る電流には制御端子１からの電流値分の誤差が生
じるという欠点がある。
本発明のスイツチ回路は、制御端子と、第１、
第２の信号端子と、ベースが制御端子に接続され
ている第１のトランジスタと、第１のトランジス
タに対しコンプリメンタリな特性をもち、ベー
ス、エミツタ、コレクタがそれぞれ第１のトラン
ジスタのコレクタ、第１の信号端子、第２の信号
端子とに接続されている第２のトランジスタと、
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とを有する。
第２の信号端子と、ベースが制御端子に接続され
ている第１のトランジスタと、第１のトランジス
タに対しコンプリメンタリな特性をもち、ベー
ス、エミツタ、コレクタがそれぞれ第１のトラン
ジスタのコレクタ、第１の信号端子、第２の信号
端子とに接続されている第２のトランジスタと、
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とを有する。
従つて、第１の信号端子から流入した電流の一
部は第２のトランジスタのベースに流出するが、
第３のトランジスタのエミツタからベースを経由
して第２の信号端子に電流が流入するので、第１
の信号端子に流れる電流値と第２の信号端子に流
れる電流値の差は従来より非常に小さくなる。
部は第２のトランジスタのベースに流出するが、
第３のトランジスタのエミツタからベースを経由
して第２の信号端子に電流が流入するので、第１
の信号端子に流れる電流値と第２の信号端子に流
れる電流値の差は従来より非常に小さくなる。
〔実施例〕
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のスイツチ回路の第１の実施例
を示す回路図である。
を示す回路図である。
第１の実施例は、制御端子１、第１、第２の信
号端子２，３と、制御端子１にベースが接続され
たNPNタイプのトランジスタTr1と、トランジ
スタTr1のコレクタにベースが接続され、エミツ
タが第１の信号端子２に接続され、コレクタが第
２の信号端子３に接続されたPNPタイプのトラ
ンジスタTr2と、エミツタがトランジスタTr1の
エミツタに接続され、ベースが第２の信号端子３
に接続され、コレクタが電源４に接続された
PNPタイプのトランジスタTr3とで構成されてい
る。
号端子２，３と、制御端子１にベースが接続され
たNPNタイプのトランジスタTr1と、トランジ
スタTr1のコレクタにベースが接続され、エミツ
タが第１の信号端子２に接続され、コレクタが第
２の信号端子３に接続されたPNPタイプのトラ
ンジスタTr2と、エミツタがトランジスタTr1の
エミツタに接続され、ベースが第２の信号端子３
に接続され、コレクタが電源４に接続された
PNPタイプのトランジスタTr3とで構成されてい
る。
制御端子１から流入した電流はトランジスタ
Tr1のベースへ流れTr1を飽和させトランジスタ
Tr1のエミツタからトランジスタTr3のエミツタ
へ流れトランジスタTr3のコレクタから電源端子
４へ流れる。この場合、トランジスタTr1のコレ
クタに流れる電流によりトランジスタTr2がオン
し、トランジスタTr2のコレクタを流れる電流を
トランジスタTr2の電流増幅率で割つた電流がト
ランジスタTr1のコレクタへ流れる。従つて、該
スイツチ回路がオンした場合、トランジスタTr1
は飽和するので、第１、第２の信号端子２，３間
は電圧差はトランジスタTr2，Tr3のベース、エ
ミツタ間電圧を加算した値になる。スイツチ回路
をオンした場合にトランジスタTr2が飽和しない
ことにより第１の信号端子２から入力した電流は
トランジスタTr2のコレクタへ精度良く伝達され
る。制御端子１から流入した電流は電源端子４へ
流入するため、トランジスタTr2のエミツタ電流
は第２の信号端子３を流れる電流と等しくなる。
従つて、第１、第２の信号端子２，３を流れる電
流値の差は小さくなる。
Tr1のベースへ流れTr1を飽和させトランジスタ
Tr1のエミツタからトランジスタTr3のエミツタ
へ流れトランジスタTr3のコレクタから電源端子
４へ流れる。この場合、トランジスタTr1のコレ
クタに流れる電流によりトランジスタTr2がオン
し、トランジスタTr2のコレクタを流れる電流を
トランジスタTr2の電流増幅率で割つた電流がト
ランジスタTr1のコレクタへ流れる。従つて、該
スイツチ回路がオンした場合、トランジスタTr1
は飽和するので、第１、第２の信号端子２，３間
は電圧差はトランジスタTr2，Tr3のベース、エ
ミツタ間電圧を加算した値になる。スイツチ回路
をオンした場合にトランジスタTr2が飽和しない
ことにより第１の信号端子２から入力した電流は
トランジスタTr2のコレクタへ精度良く伝達され
る。制御端子１から流入した電流は電源端子４へ
流入するため、トランジスタTr2のエミツタ電流
は第２の信号端子３を流れる電流と等しくなる。
従つて、第１、第２の信号端子２，３を流れる電
流値の差は小さくなる。
第２図は本発明の第２の実施例を示す回路図で
ある。これは、スイツチ回路オン時の第１、第２
の信号端子２，３間の電圧差を変える場合の例
で、トランジスタTr1，Tr3のエミツタ間にダイ
オードD1〜Doを接続することにより、スイツチ
オン時の第１、第２の信号端子２，３間の電圧差
が（ｎ＋２）VF（VF：トランジスタのベース、エ
ミツタ間電圧とダイオードのアノード、カソード
間電圧）に設定される。
ある。これは、スイツチ回路オン時の第１、第２
の信号端子２，３間の電圧差を変える場合の例
で、トランジスタTr1，Tr3のエミツタ間にダイ
オードD1〜Doを接続することにより、スイツチ
オン時の第１、第２の信号端子２，３間の電圧差
が（ｎ＋２）VF（VF：トランジスタのベース、エ
ミツタ間電圧とダイオードのアノード、カソード
間電圧）に設定される。
第３図は本発明の第３の実施例を示す回路図で
ある。これは、スイツチ回路オフ時の第１、第２
の信号端子２，３間のダイオードD11，D12，…
D1nの段数ｍ（ｍ＞ｎ＋２）をスイツチ回路をオ
ンすることによりダイオード段数ｎ＋２に変換す
る回路である。
ある。これは、スイツチ回路オフ時の第１、第２
の信号端子２，３間のダイオードD11，D12，…
D1nの段数ｍ（ｍ＞ｎ＋２）をスイツチ回路をオ
ンすることによりダイオード段数ｎ＋２に変換す
る回路である。
以上説明したように本発明は、制御端子と、第
１、第２の信号端子と、ベースが制御端子に接続
されている第１のトランジスタと、第１のトラン
ジスタに対しコンプリメンタリな特性をもち、ベ
ース、エミツタ、コレクタがそれぞれ第１のトラ
ンジスタのコレクタ、第１の信号端子、第２の信
号端子とに接続されている第２のトランジスタと
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とで構成することにより、第１、第２の信号端子
を流れる電流値の差を非常に小さくしたスイツチ
回路を提供できる効果がある。
１、第２の信号端子と、ベースが制御端子に接続
されている第１のトランジスタと、第１のトラン
ジスタに対しコンプリメンタリな特性をもち、ベ
ース、エミツタ、コレクタがそれぞれ第１のトラ
ンジスタのコレクタ、第１の信号端子、第２の信
号端子とに接続されている第２のトランジスタと
第１のトランジスタに対しコンプリメンタリな特
性をもち、エミツタ、ベース、コレクタがそれぞ
れ第１のトランジスタのエミツタ、第２の信号端
子、電源とに接続されている第３のトランジスタ
とで構成することにより、第１、第２の信号端子
を流れる電流値の差を非常に小さくしたスイツチ
回路を提供できる効果がある。
第１図は本発明のスイツチ回路の第１の実施例
を示す回路図、第２図と第３図は本発明の第２、
第３の実施例を示す回路図、第４図は従来例の回
路図である。 １……制御端子、２……第１の信号端子、３…
…第２の信号端子、４……電源、Tr1，Tr2，
Tr3，Tr4……トランジスタ、D1，D2，〜，Do…
…ダイオード、D11，D12，〜D1n……ダイオー
ド。
を示す回路図、第２図と第３図は本発明の第２、
第３の実施例を示す回路図、第４図は従来例の回
路図である。 １……制御端子、２……第１の信号端子、３…
…第２の信号端子、４……電源、Tr1，Tr2，
Tr3，Tr4……トランジスタ、D1，D2，〜，Do…
…ダイオード、D11，D12，〜D1n……ダイオー
ド。
Claims (1)
- 【特許請求の範囲】 １ 制御端子と、 第１、第２の信号端子と、 ベースが制御端子に接続されている第１のトラ
ンジスタと、 第１のトランジスタに対しコンプリメンタリな
特性をもち、ベース、エミツタ、コレクタがそれ
ぞれ第１のトランジスタのコレクタ、第１の信号
端子、第２の信号端子とに接続されている第２の
トランジスタと、 第１のトランジスタに対しコンプリメンタリな
特性をもち、エミツタ、ベース、コレクタがそれ
ぞれ第１のトランジスタのエミツタ、第２の信号
端子、電源とに接続されている第３のトランジス
タとを有するスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6651586A JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222715A JPS62222715A (ja) | 1987-09-30 |
| JPH0545093B2 true JPH0545093B2 (ja) | 1993-07-08 |
Family
ID=13318066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6651586A Granted JPS62222715A (ja) | 1986-03-24 | 1986-03-24 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222715A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746098A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | 遅延回路 |
-
1986
- 1986-03-24 JP JP6651586A patent/JPS62222715A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62222715A (ja) | 1987-09-30 |
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