JPH0545176A - アナログ・スイツチを用いた零ホールド回路 - Google Patents
アナログ・スイツチを用いた零ホールド回路Info
- Publication number
- JPH0545176A JPH0545176A JP3226470A JP22647091A JPH0545176A JP H0545176 A JPH0545176 A JP H0545176A JP 3226470 A JP3226470 A JP 3226470A JP 22647091 A JP22647091 A JP 22647091A JP H0545176 A JPH0545176 A JP H0545176A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- zero
- synchro
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Electric Motors In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 角度検出器の出力信号処理回路に設けられた
零ホールド回路の簡略化および基板実装スペースの縮小
をはかる。 【構成】 アブソリュート式の角度検出器，シンクロ・
ディジタル変換器，Ｄ／Ａ変換器およびＶ／Ｉ変換器に
よって構成した角度検出器の出力信号処理回路に、前記
シンクロ・ディジタル変換器の出力ディジタル信号のう
ちの上位４ビット信号を入力するアンドゲートと、この
アンドゲートの出力信号を入力してスイッチ・オフとな
るアナログ・スイッチを前記Ｄ／Ａ変換器とＶ／Ｉ変換
器の間に挿入した。
零ホールド回路の簡略化および基板実装スペースの縮小
をはかる。 【構成】 アブソリュート式の角度検出器，シンクロ・
ディジタル変換器，Ｄ／Ａ変換器およびＶ／Ｉ変換器に
よって構成した角度検出器の出力信号処理回路に、前記
シンクロ・ディジタル変換器の出力ディジタル信号のう
ちの上位４ビット信号を入力するアンドゲートと、この
アンドゲートの出力信号を入力してスイッチ・オフとな
るアナログ・スイッチを前記Ｄ／Ａ変換器とＶ／Ｉ変換
器の間に挿入した。
Description
【０００１】
【産業上の利用分野】この発明は、計装制御装置に用い
られるシンクロ電機出力を直線性アナログ信号に変換す
る信号処理回路における零ホールド回路に関するもので
ある。
られるシンクロ電機出力を直線性アナログ信号に変換す
る信号処理回路における零ホールド回路に関するもので
ある。
【０００２】
【従来の技術】計装制御装置に用いられているシンクロ
電機の出力信号は、国際的に統一された計装信号に変換
するために図２に示す出力信号処理回路が用いられてい
た。図２において、アブソリュート式の角度検出器（シ
ンクロ）１の出力である非直線性アナログ信号はシンク
ロ・ディジタル変換器２へ入力され、例えば１２ビット
のディジタル信号として出力される。この１２ビットの
ディジタル信号のうちＭＳＢ（ Most Significant Bit
）を含む上位４ビットはそれぞれセンサ角度１８０
°，９０°，４５°および２２．５°に対応するもので
あり、アンドゲート３1 ，３2 ，３3 および３4 におけ
る一方の入力端子に入力すると共にナンドゲート３0 へ
一括して入力され、また、残り下位８ビットはそれぞれ
アンドゲート３5 〜３12の一方の入力端子に入力され
る。前記ナンドゲート３0 の出力信号は前記アンドゲー
ト３1 〜３12の他方の入力端子にそれぞれ入力され、前
記アンドゲート３1 〜３12の出力信号はＤ／Ａ変換器４
に設けられた１２ビットの入力端子へ入力される。前記
Ｄ／Ａ変換器４の出力信号は０V 〜１０V の電圧信号で
あるので、この信号を国際的に統一された計装信号４〜
２０ｍＡに変換するためにＶ／Ｉ変換器６が設けられて
いる。アブソリュート式の角度検出器から出力されるセ
ンサ角度データは０°〜３６０°に亙って正確に表示す
ることが望ましいが、角度検出器の構成要素である歯車
のバックラッシュ等により、アブソリュート式の角度検
出器が１回転して原点位置に近づくと誤差を生じ易いの
で、原点位置以下にある設定範囲を零出力とするように
零ホールド回路が設けられている。シンクロ・ディジタ
ル変換器２の出力ビットのうち上位４ビットの出力信号
を入力するナンドゲート３0 がオンとなると、この出力
信号“Ｌ”によってアンドゲート３1 〜３12はすべてオ
フとなるのでＤ／Ａ変換器４の出力は零となる。前記ナ
ンドゲート３0 がオンとなる条件は上位４ビットの表示
するセンサ角度の合計値（１８０°＋９０°＋４５°＋
２２．５°＝３３７．５°）に角度検出器の出力がなっ
た時であり、このためセンサ角度３３７．５°〜３６０
°の間は零にホールドされる。上述した従来技術におけ
る零ホールド回路としては１個のナンドゲート３0 と入
力信号ビット数に対応する１２個のアンドゲート３1 〜
３12が必要であり、このため１４pin のＤＩＰ−ＩＣ
３〜４個を設置しなくてはならず、基板実装スペースも
大きくなっていた。
電機の出力信号は、国際的に統一された計装信号に変換
するために図２に示す出力信号処理回路が用いられてい
た。図２において、アブソリュート式の角度検出器（シ
ンクロ）１の出力である非直線性アナログ信号はシンク
ロ・ディジタル変換器２へ入力され、例えば１２ビット
のディジタル信号として出力される。この１２ビットの
ディジタル信号のうちＭＳＢ（ Most Significant Bit
）を含む上位４ビットはそれぞれセンサ角度１８０
°，９０°，４５°および２２．５°に対応するもので
あり、アンドゲート３1 ，３2 ，３3 および３4 におけ
る一方の入力端子に入力すると共にナンドゲート３0 へ
一括して入力され、また、残り下位８ビットはそれぞれ
アンドゲート３5 〜３12の一方の入力端子に入力され
る。前記ナンドゲート３0 の出力信号は前記アンドゲー
ト３1 〜３12の他方の入力端子にそれぞれ入力され、前
記アンドゲート３1 〜３12の出力信号はＤ／Ａ変換器４
に設けられた１２ビットの入力端子へ入力される。前記
Ｄ／Ａ変換器４の出力信号は０V 〜１０V の電圧信号で
あるので、この信号を国際的に統一された計装信号４〜
２０ｍＡに変換するためにＶ／Ｉ変換器６が設けられて
いる。アブソリュート式の角度検出器から出力されるセ
ンサ角度データは０°〜３６０°に亙って正確に表示す
ることが望ましいが、角度検出器の構成要素である歯車
のバックラッシュ等により、アブソリュート式の角度検
出器が１回転して原点位置に近づくと誤差を生じ易いの
で、原点位置以下にある設定範囲を零出力とするように
零ホールド回路が設けられている。シンクロ・ディジタ
ル変換器２の出力ビットのうち上位４ビットの出力信号
を入力するナンドゲート３0 がオンとなると、この出力
信号“Ｌ”によってアンドゲート３1 〜３12はすべてオ
フとなるのでＤ／Ａ変換器４の出力は零となる。前記ナ
ンドゲート３0 がオンとなる条件は上位４ビットの表示
するセンサ角度の合計値（１８０°＋９０°＋４５°＋
２２．５°＝３３７．５°）に角度検出器の出力がなっ
た時であり、このためセンサ角度３３７．５°〜３６０
°の間は零にホールドされる。上述した従来技術におけ
る零ホールド回路としては１個のナンドゲート３0 と入
力信号ビット数に対応する１２個のアンドゲート３1 〜
３12が必要であり、このため１４pin のＤＩＰ−ＩＣ
３〜４個を設置しなくてはならず、基板実装スペースも
大きくなっていた。
【０００３】
【発明が解決しようとする課題】この発明は、上述した
従来技術における零ホールド回路を簡略化し、基板実装
スペースの縮小をはかるためになされたものであって、
入力信号ビット数に対応して設けられている多数のアン
ドゲートを必要としない、簡略化された零ホールド回路
を提供しようとするものである。
従来技術における零ホールド回路を簡略化し、基板実装
スペースの縮小をはかるためになされたものであって、
入力信号ビット数に対応して設けられている多数のアン
ドゲートを必要としない、簡略化された零ホールド回路
を提供しようとするものである。
【０００４】
【課題を解決するための手段】この発明によるアナログ
スイッチを用いた零ホールド回路は、アブソリュート式
の角度検出器の出力する非直線性アナログ信号を複数の
ディジタル信号に変換するシンクロ・ディジタル変換器
の出力信号のうちの上位４ビットをアンドゲートに入力
させると共に、前記シンクロ・ディジタル変換器の凡て
の出力信号を入力してアナログ信号に変換するＤ／Ａ変
換器とこのＤ／Ａ変換器の出力アナログ信号を入力して
電圧・電流変換するＶ／Ｉ変換器との間に設けたアナロ
グ・スイッチに前記アンドゲートの出力信号を入力さ
せ、前記アナログ・スイッチをオフとすることによって
前記Ｄ／Ａ変換器の出力を零とし、前記上位４ビットの
出力信号の合計値に対応するセンサ角度と原点位置との
間を零出力としたものである。
スイッチを用いた零ホールド回路は、アブソリュート式
の角度検出器の出力する非直線性アナログ信号を複数の
ディジタル信号に変換するシンクロ・ディジタル変換器
の出力信号のうちの上位４ビットをアンドゲートに入力
させると共に、前記シンクロ・ディジタル変換器の凡て
の出力信号を入力してアナログ信号に変換するＤ／Ａ変
換器とこのＤ／Ａ変換器の出力アナログ信号を入力して
電圧・電流変換するＶ／Ｉ変換器との間に設けたアナロ
グ・スイッチに前記アンドゲートの出力信号を入力さ
せ、前記アナログ・スイッチをオフとすることによって
前記Ｄ／Ａ変換器の出力を零とし、前記上位４ビットの
出力信号の合計値に対応するセンサ角度と原点位置との
間を零出力としたものである。
【０００５】
【作用】アブソリュート式の角度検出器１から出力され
るアナログ信号はシンクロ・ディジタル変換器２におい
て複数のディジタル信号に変換される。このディジタル
信号のうちの上位４ビットがアンドゲート３へ入力され
るとその出力信号は“Ｈ”となり、アナログ・スイッチ
５へ入力されてこのアナログ・スイッチ５をオフとす
る。この結果、Ｄ／Ａ変換器４の出力信号はアナログ・
スイッチ５のスイッチ・オフにより零となる。前記４ビ
ットの信号はそれぞれ１８０°，９０°，４５°および
２２．５°に対応するものであるので、その合計値であ
る３３７．５と３６０°との間の範囲はＤ／Ａ変換器４
の出力は零にホールドされる。
るアナログ信号はシンクロ・ディジタル変換器２におい
て複数のディジタル信号に変換される。このディジタル
信号のうちの上位４ビットがアンドゲート３へ入力され
るとその出力信号は“Ｈ”となり、アナログ・スイッチ
５へ入力されてこのアナログ・スイッチ５をオフとす
る。この結果、Ｄ／Ａ変換器４の出力信号はアナログ・
スイッチ５のスイッチ・オフにより零となる。前記４ビ
ットの信号はそれぞれ１８０°，９０°，４５°および
２２．５°に対応するものであるので、その合計値であ
る３３７．５と３６０°との間の範囲はＤ／Ａ変換器４
の出力は零にホールドされる。
【０００６】
【実施例】以下、この発明の一実施例を図面を参照しな
がら説明する。図１はこの発明に係る零ホールド回路を
備えたアブソリュート式の角度検出器の出力信号処理回
路の構成を示すブロック図である。
がら説明する。図１はこの発明に係る零ホールド回路を
備えたアブソリュート式の角度検出器の出力信号処理回
路の構成を示すブロック図である。
【０００７】図１におけるアブソリュート式の角度検出
器１，シンクロ・ディジタル変換器２，Ｄ／Ａ変換器４
およびＶ／Ｉ変換器６は図２に示したものと同一である
ので説明は省略する。
器１，シンクロ・ディジタル変換器２，Ｄ／Ａ変換器４
およびＶ／Ｉ変換器６は図２に示したものと同一である
ので説明は省略する。
【０００８】シンクロ・ディジタル変換器２が出力する
１２ビットのディジタル信号のうち上位４ビットはアン
ドゲート３へ入力され、また、この４ビットと残り８ビ
ットは共にＤ／Ａ変換器４に設けられた１２ビットの入
力端子に入力される。前記Ｄ／Ａ変換器４の出力は前記
アンドゲート３の出力信号を入力するアナログ・スイッ
チ５を介してＶ／Ｉ変換器６へ入力される。従って、前
記シンクロ・ディジタル変換器２の出力する上位４ビッ
トの信号を凡て入力したときにアンドゲート３はオンと
なり、その出力信号“Ｈ”がアナログ・スイッチ５に入
力されるとこのアナログ・スイッチ５はスイッチ・オフ
となり、この結果前記Ｄ／Ａ変換器４の出力信号は零と
なる。シンクロ・ディジタル信号変換器２の出力する１
２ビットのディジタル信号のうち、上位４ビットはセン
サ角度１８０°，９０°，４５°および２２．５°に対
応するものであるので、この上位４ビットの合計値３３
７．５°にアブソリュート式の角度検出器の出力信号が
達すると零ホールドされることになる。即ち、センサ角
度３３７．５°と３６０°との間の２２．５°は零ホー
ルドされる。
１２ビットのディジタル信号のうち上位４ビットはアン
ドゲート３へ入力され、また、この４ビットと残り８ビ
ットは共にＤ／Ａ変換器４に設けられた１２ビットの入
力端子に入力される。前記Ｄ／Ａ変換器４の出力は前記
アンドゲート３の出力信号を入力するアナログ・スイッ
チ５を介してＶ／Ｉ変換器６へ入力される。従って、前
記シンクロ・ディジタル変換器２の出力する上位４ビッ
トの信号を凡て入力したときにアンドゲート３はオンと
なり、その出力信号“Ｈ”がアナログ・スイッチ５に入
力されるとこのアナログ・スイッチ５はスイッチ・オフ
となり、この結果前記Ｄ／Ａ変換器４の出力信号は零と
なる。シンクロ・ディジタル信号変換器２の出力する１
２ビットのディジタル信号のうち、上位４ビットはセン
サ角度１８０°，９０°，４５°および２２．５°に対
応するものであるので、この上位４ビットの合計値３３
７．５°にアブソリュート式の角度検出器の出力信号が
達すると零ホールドされることになる。即ち、センサ角
度３３７．５°と３６０°との間の２２．５°は零ホー
ルドされる。
【０００９】
【発明の効果】以上説明したように、この発明によるア
ナログ・スイッチを用いた零ホールド回路は、シンクロ
・ディジタル変換器の出力ディジタル信号のうちの上位
４ビット信号を入力するアンドゲートと、このアンドゲ
ートの出力信号を入力することによってスイッチ・オフ
となるＤ／Ａ変換器とＶ／Ｉ変換器との間に挿入された
アナログ・スイッチによって構成されている。従って、
シンクロ・ディジタル変換器の出力ディジタル信号のビ
ット数に対応するアンドゲートを必要とせず、アンドゲ
ートとアナログ・スイッチのみによって構成できるので
零ホールド回路が簡略化され、基板実装スペースも縮小
できる効果がある。
ナログ・スイッチを用いた零ホールド回路は、シンクロ
・ディジタル変換器の出力ディジタル信号のうちの上位
４ビット信号を入力するアンドゲートと、このアンドゲ
ートの出力信号を入力することによってスイッチ・オフ
となるＤ／Ａ変換器とＶ／Ｉ変換器との間に挿入された
アナログ・スイッチによって構成されている。従って、
シンクロ・ディジタル変換器の出力ディジタル信号のビ
ット数に対応するアンドゲートを必要とせず、アンドゲ
ートとアナログ・スイッチのみによって構成できるので
零ホールド回路が簡略化され、基板実装スペースも縮小
できる効果がある。
【図１】この発明の実施例を示す零ホールド回路を備え
たアブソリュート式の角度検出器の出力信号処理回路の
ブロック回路図。
たアブソリュート式の角度検出器の出力信号処理回路の
ブロック回路図。
【図２】従来技術によるアブソリュート式の角度検出器
の出力信号処理回路のブロック回路図。
の出力信号処理回路のブロック回路図。
１ アブソリュート式の角度検出器 ２ シンクロ・ディジタル変換器 ３ アンドゲート ４ Ｄ／Ａ変換器 ５ アナログ・スイッチ ６ Ｖ／Ｉ変換器
Claims (1)
- 【請求項１】 シンクロ電機やレゾルバなどのアブソリ
ュート式の角度検出器の出力する非直線性アナログ信号
をアブソリュートの直線性アナログ信号に変換する信号
処理回路に設けられた、前記アブソリュート式の角度検
出器の原点位置以下にある設定範囲を零出力とする零ホ
ールド回路において、 前記アブソリュート式の角度検出器の出力する非直線性
アナログ信号を複数のディジタル信号に変換するシンク
ロ・ディジタル変換器と、 このシンクロ・ディジタル変換器の凡てのディジタル信
号を入力してアナログ信号に変換するＤ／Ａ変換器と、 このＤ／Ａ変換器の出力アナログ信号を入力して電圧・
電流変換するＶ／Ｉ変換器と、 前記Ｄ／Ａ変換器とＶ／Ｉ変換器との間に設けられ、Ｄ
／Ａ変換器の出力アナログ信号をオン・オフ制御するア
ナログ・スイッチと、 前記シンクロ・ディジタル変換器の出力する複数のディ
ジタル信号における上位４ビットを同時に入力したとき
は、その出力信号によって前記アナログ・スイッチを作
動させるアンド・ゲートと、 によって構成したことを特徴とするアナログ・スイッチ
を用いた零ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226470A JP2964460B2 (ja) | 1991-08-12 | 1991-08-12 | アナログ・スイッチを用いた零ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226470A JP2964460B2 (ja) | 1991-08-12 | 1991-08-12 | アナログ・スイッチを用いた零ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0545176A true JPH0545176A (ja) | 1993-02-23 |
| JP2964460B2 JP2964460B2 (ja) | 1999-10-18 |
Family
ID=16845608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226470A Expired - Fee Related JP2964460B2 (ja) | 1991-08-12 | 1991-08-12 | アナログ・スイッチを用いた零ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964460B2 (ja) |
-
1991
- 1991-08-12 JP JP3226470A patent/JP2964460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2964460B2 (ja) | 1999-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3130528B2 (ja) | ディジタル・アナログ変換器 | |
| KR880001553B1 (ko) | 제어된 ram 신호처리기 | |
| JPH04357716A (ja) | マルチチャンネルｄａコンバータ | |
| US3832707A (en) | Low cost digital to synchro converter | |
| JPS5810984A (ja) | アナログテレビジヨン信号発生回路 | |
| JPH07326970A (ja) | Ａ／ｄ変換器及びａ／ｄ変換器のテスト方法 | |
| JP2937452B2 (ja) | ディジタル・アナログ変換器 | |
| JPH0545176A (ja) | アナログ・スイツチを用いた零ホールド回路 | |
| US3810157A (en) | Bipolar digital-to-analog converter | |
| JPH0248912Y2 (ja) | ||
| JPS62298229A (ja) | 電圧−デジタルコ−ドコンバ−タ | |
| JPS6333378Y2 (ja) | ||
| JPS58215128A (ja) | デイジタル・アナログ変換回路 | |
| JP2733915B2 (ja) | 並列バイナリ信号１／２フルスケール設定回路 | |
| JPS5863227A (ja) | デイジタル・アナログ変換回路 | |
| JPS6314497Y2 (ja) | ||
| JPH0124661Y2 (ja) | ||
| JPS61251233A (ja) | デ−タ処理装置 | |
| JPS60232721A (ja) | デジタル・アナログ変換器用試験装置 | |
| JPS61208386A (ja) | ビデオ信号のアナログ−デイジタル変換装置 | |
| JPH0669143B2 (ja) | Ａ―ｄ変換器 | |
| SU1357938A2 (ru) | Функциональный преобразователь | |
| JP2000299639A (ja) | Ｄ／ａ変換器 | |
| JPS63245128A (ja) | Ａ−ｄ変換器 | |
| JP2781864B2 (ja) | モータのデジタル駆動装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |