JPH0248912Y2 - - Google Patents
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- JPH0248912Y2 JPH0248912Y2 JP1984043510U JP4351084U JPH0248912Y2 JP H0248912 Y2 JPH0248912 Y2 JP H0248912Y2 JP 1984043510 U JP1984043510 U JP 1984043510U JP 4351084 U JP4351084 U JP 4351084U JP H0248912 Y2 JPH0248912 Y2 JP H0248912Y2
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- JP
- Japan
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- data
- display
- converter
- latch circuit
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Description
【考案の詳細な説明】
（技術分野）
本考案は、アナログデイジタル変換器の出力を
表示器に表示させる場合において、表示の振らつ
きを少なくしたデータ表示装置に関する。
表示器に表示させる場合において、表示の振らつ
きを少なくしたデータ表示装置に関する。
（従来技術）
入力アナログ信号をサンプリングしてデイジタ
ル信号に変換するアナログデイジタル（以下Ａ／
Ｄと略す）変換器はよく知られており、コンピユ
ータ等でデータ処理を行う場合にはなくてはなら
ないものである。Ａ／Ｄ変換の方式としても、低
速用の二重積分方式から高速用の逐次比較方式等
各種存在する。又、データの出力形式も２進化10
進（BCD）コード、バイナリ（BINARY）コー
ド等各種存在する。このようなＡ／Ｄ変換器を用
いてアナログ信号をＡ／Ｄ変換して、それを例え
ば、セブンセグメント形式のLED等の表示素子
を用いた表示器で表示することが、一般に広く行
われている。ところで、Ａ／Ｄ変換器の原理的欠
点としては、よく知られているように±1LSBの
量子化誤差が存在する。この誤差自体は、ビツト
数の大きいＡ／Ｄ変換器を用いることにより実用
上問題にならないオーダにすることができる。し
かしながら、人間がその出力を表示器を介してモ
ニタする場合、最下位桁が変動すると気になるこ
とが多い、特に、えば表示の下２桁が69から70に
変わつたような場合は下１桁の変化以上の変動を
感じる。
ル信号に変換するアナログデイジタル（以下Ａ／
Ｄと略す）変換器はよく知られており、コンピユ
ータ等でデータ処理を行う場合にはなくてはなら
ないものである。Ａ／Ｄ変換の方式としても、低
速用の二重積分方式から高速用の逐次比較方式等
各種存在する。又、データの出力形式も２進化10
進（BCD）コード、バイナリ（BINARY）コー
ド等各種存在する。このようなＡ／Ｄ変換器を用
いてアナログ信号をＡ／Ｄ変換して、それを例え
ば、セブンセグメント形式のLED等の表示素子
を用いた表示器で表示することが、一般に広く行
われている。ところで、Ａ／Ｄ変換器の原理的欠
点としては、よく知られているように±1LSBの
量子化誤差が存在する。この誤差自体は、ビツト
数の大きいＡ／Ｄ変換器を用いることにより実用
上問題にならないオーダにすることができる。し
かしながら、人間がその出力を表示器を介してモ
ニタする場合、最下位桁が変動すると気になるこ
とが多い、特に、えば表示の下２桁が69から70に
変わつたような場合は下１桁の変化以上の変動を
感じる。
電子顕微鏡においても、偶数個の電子レンズの
励磁電流をモニタするのに１個のＡ／Ｄ変換器を
用い、多数の入力信号をアナログマルチプレクサ
で切換えて該Ａ／Ｄ変換器に印加し、その出力デ
ータをCPUシステムに取り込み、CRT上に表示
するようなことが行われている。ところで、電子
顕微鏡のレンズ電流をモニタする場合、通常３乃
至４桁表示が一般的である。この場合、レンズ電
流の安定度は10-5乃至10-6オーダであるにもかか
わらず、Ａ／Ｄ変換器でデイジタル値に変換して
表示すると、その表示桁数は３乃至４桁であるに
もかかわらずＡ／Ｄ変換器の±1LSBの量子化誤
差のため、表示の最下位表示桁が振らつくことが
ある。表示が振らつくと、レンズ電流の実際の安
定度は10-5乃至10-6オーダあるにもかかわらず、
不安定であるかのような印象を与えてしまう。こ
のことは、単に表示が見にくいだけではなく、見
る人に装置全体の安定性に対する疑念を抱かせる
ことにもなりかねない。表示の振らつきに対する
このような問題は、レンズ電流のみならず、ピラ
ニゲージ電流，偏向コイル電流，試料位置表示
等、Ａ／Ｄ変換器を使用して表示させている箇所
てに共通の問題である。
励磁電流をモニタするのに１個のＡ／Ｄ変換器を
用い、多数の入力信号をアナログマルチプレクサ
で切換えて該Ａ／Ｄ変換器に印加し、その出力デ
ータをCPUシステムに取り込み、CRT上に表示
するようなことが行われている。ところで、電子
顕微鏡のレンズ電流をモニタする場合、通常３乃
至４桁表示が一般的である。この場合、レンズ電
流の安定度は10-5乃至10-6オーダであるにもかか
わらず、Ａ／Ｄ変換器でデイジタル値に変換して
表示すると、その表示桁数は３乃至４桁であるに
もかかわらずＡ／Ｄ変換器の±1LSBの量子化誤
差のため、表示の最下位表示桁が振らつくことが
ある。表示が振らつくと、レンズ電流の実際の安
定度は10-5乃至10-6オーダあるにもかかわらず、
不安定であるかのような印象を与えてしまう。こ
のことは、単に表示が見にくいだけではなく、見
る人に装置全体の安定性に対する疑念を抱かせる
ことにもなりかねない。表示の振らつきに対する
このような問題は、レンズ電流のみならず、ピラ
ニゲージ電流，偏向コイル電流，試料位置表示
等、Ａ／Ｄ変換器を使用して表示させている箇所
てに共通の問題である。
（考案の目的）
本考案は、このような点に鑑みてなされたもの
で、その目的は、最小表示桁の振らつきをなくし
たデータ表示装置を実現することにある。
で、その目的は、最小表示桁の振らつきをなくし
たデータ表示装置を実現することにある。
（考案の構成）
このような目的を達成する本考案は、入力アナ
ログ信号をサンプリングしてＡ／Ｄ変換するＡ／
Ｄ変換器と、該Ａ／Ｄ変換器で変換されたデイジ
タルデータを表示する表示器とを備えたデータ表
示装置において、前記Ａ／Ｄ変換器で変換された
デイジタルデータをラツチするラツチ回路と、該
ラツチ回路のデータの更新を行うストローブ信号
にゲートをかけるゲート回路と、前記Ａ／Ｄ変換
器で変換されたデイジタルデータの最下位表示桁
と、前回サンプリングされたデイジタルデータの
最下位表示桁の値の差が±1LSB以内でつたとき
には、前記ゲート回路にゲートを開かせ、前記ラ
ツチ回路に前記ストローブ信号を与える比較手段
とを設けたことを特徴とするものである。
ログ信号をサンプリングしてＡ／Ｄ変換するＡ／
Ｄ変換器と、該Ａ／Ｄ変換器で変換されたデイジ
タルデータを表示する表示器とを備えたデータ表
示装置において、前記Ａ／Ｄ変換器で変換された
デイジタルデータをラツチするラツチ回路と、該
ラツチ回路のデータの更新を行うストローブ信号
にゲートをかけるゲート回路と、前記Ａ／Ｄ変換
器で変換されたデイジタルデータの最下位表示桁
と、前回サンプリングされたデイジタルデータの
最下位表示桁の値の差が±1LSB以内でつたとき
には、前記ゲート回路にゲートを開かせ、前記ラ
ツチ回路に前記ストローブ信号を与える比較手段
とを設けたことを特徴とするものである。
（実施例）
以下、図面を参照し本考案の実施例を詳細に説
明する。
明する。
第１図は本考案に係るデータ表示装置を用いた
データ集録システムの一例を示す構成ブロツク図
である。図において、１は複数個のアナログ信号
入力を切換えるアナログマルチプレクサ、２は該
アナログマルチプレクサ１のチヤネルの切換制御
を行う切換制御回路、３はアナログマルチプレク
サ１の出力をサンプリングしてデイジタルデータ
に変換するＡ／Ｄ変換・ラツチ回路部、４は
CPU、５はＡ／Ｄ変換されたデイジタルデータ
を格納するメモリ、６はＡ／Ｄ変換・ラツチ回路
部３の出力データの他各種情報信号を表示するデ
イスプレイ（表示器）、７はCPU４とメモリ５、
デイスプレイ６及びＡ／Ｄ変換・ラツチ回路部３
との間を接続するデイジタルバスである。メモリ
５としては例えば半導体メモリが用いられ、デイ
スプレイ６としては例えばCRTが用いられる。
このように構成されたシステムにおいて、CPU
４はデイジタルバス７を介して切換制御回路２に
制御信号を送り、アナログマルチプレクサ１に所
定のチヤネルを与える。チヤネルが設定される
と、当該チヤネルから入力したアナログ信号が
Ａ／Ｄ変換・ラツチ回路部３でデイジタルデータ
に変換される。ここで、該Ａ／Ｄ変換・ラツチ回
路部３は、サンプリングしたデータの下位4bit
（最下位表示桁）と前回サンプリングしたデータ
の下位4bitの値の差が±1LSB以内であつたとき
には、LSBについてはデータの更新を行わない
ようにする。このようにして、該Ａ／Ｄ変換・ラ
ツチ回路部３から出力されたデータは、CPU４
の制御の下にメモリ５に格納され、或いはデイス
プレイ６に表示される。この場合において、Ａ／
Ｄ変換・ラツチ回路部３は今回サンプリングした
データの下位4bitと前回サンプリングしたデータ
の下位4bitの値の偏差が所定の値以内であつたと
きには、データの更新を行わないので、デイスプ
レイ６に表示されたデータが振らつくことはな
い。従つて、表示も見やすくなり、装置に対する
信頼感も増す。
データ集録システムの一例を示す構成ブロツク図
である。図において、１は複数個のアナログ信号
入力を切換えるアナログマルチプレクサ、２は該
アナログマルチプレクサ１のチヤネルの切換制御
を行う切換制御回路、３はアナログマルチプレク
サ１の出力をサンプリングしてデイジタルデータ
に変換するＡ／Ｄ変換・ラツチ回路部、４は
CPU、５はＡ／Ｄ変換されたデイジタルデータ
を格納するメモリ、６はＡ／Ｄ変換・ラツチ回路
部３の出力データの他各種情報信号を表示するデ
イスプレイ（表示器）、７はCPU４とメモリ５、
デイスプレイ６及びＡ／Ｄ変換・ラツチ回路部３
との間を接続するデイジタルバスである。メモリ
５としては例えば半導体メモリが用いられ、デイ
スプレイ６としては例えばCRTが用いられる。
このように構成されたシステムにおいて、CPU
４はデイジタルバス７を介して切換制御回路２に
制御信号を送り、アナログマルチプレクサ１に所
定のチヤネルを与える。チヤネルが設定される
と、当該チヤネルから入力したアナログ信号が
Ａ／Ｄ変換・ラツチ回路部３でデイジタルデータ
に変換される。ここで、該Ａ／Ｄ変換・ラツチ回
路部３は、サンプリングしたデータの下位4bit
（最下位表示桁）と前回サンプリングしたデータ
の下位4bitの値の差が±1LSB以内であつたとき
には、LSBについてはデータの更新を行わない
ようにする。このようにして、該Ａ／Ｄ変換・ラ
ツチ回路部３から出力されたデータは、CPU４
の制御の下にメモリ５に格納され、或いはデイス
プレイ６に表示される。この場合において、Ａ／
Ｄ変換・ラツチ回路部３は今回サンプリングした
データの下位4bitと前回サンプリングしたデータ
の下位4bitの値の偏差が所定の値以内であつたと
きには、データの更新を行わないので、デイスプ
レイ６に表示されたデータが振らつくことはな
い。従つて、表示も見やすくなり、装置に対する
信頼感も増す。
第２図は本考案の一実施例を示す電気的構成
図、第３図及び第４図は本考案の他の実施例を示
す電気的構成図である。第２図に示す実施例と第
３図及び第４図に示す実施例の大きな相違点は、
Ａ／Ｄ変換器のデータ出力形式の違いである。デ
ータの出力形式の違いにより、装置の内部構成も
若干異なつてくる。先ず、第２図の実施例につい
て説明する。
図、第３図及び第４図は本考案の他の実施例を示
す電気的構成図である。第２図に示す実施例と第
３図及び第４図に示す実施例の大きな相違点は、
Ａ／Ｄ変換器のデータ出力形式の違いである。デ
ータの出力形式の違いにより、装置の内部構成も
若干異なつてくる。先ず、第２図の実施例につい
て説明する。
図において、１１はBCD出力形式のＡ／Ｄ変
換器、１２は該Ａ／Ｄ変換器１１の出力データの
うち上位ビツトをラツチする第１のラツチ回路、
１３は同じくＡ／Ｄ変換器１１の出力データのう
ち下位４ビツトをラツチする第２のラツチ回路、
１４は第２のラツチ回路１３の出力Ａと、Ａ／Ｄ
変換器１１の下位４ビツト出力Ｂとをアドレスと
してうけるROM、１５は該ROMの出力とＡ／
Ｄ変換器１１からのストローブ信号を受けるアン
ドゲート、１６は第１及び第２のラツチ回路１
２，１３の出力を受けてラツチされたデータの内
容を表示する表示器である。アンドゲート１５の
出力は、第１及び第２のラツチ回路１２，１３に
接続されてラツチ用のストローブ信号を与える。
表示器１６としては、LEDの他プラズマデイス
プレイ或いはCRTデイスプレイ等、どのような
ものであつてもよい。このように構成された装置
の動作を以下に説明する。
換器、１２は該Ａ／Ｄ変換器１１の出力データの
うち上位ビツトをラツチする第１のラツチ回路、
１３は同じくＡ／Ｄ変換器１１の出力データのう
ち下位４ビツトをラツチする第２のラツチ回路、
１４は第２のラツチ回路１３の出力Ａと、Ａ／Ｄ
変換器１１の下位４ビツト出力Ｂとをアドレスと
してうけるROM、１５は該ROMの出力とＡ／
Ｄ変換器１１からのストローブ信号を受けるアン
ドゲート、１６は第１及び第２のラツチ回路１
２，１３の出力を受けてラツチされたデータの内
容を表示する表示器である。アンドゲート１５の
出力は、第１及び第２のラツチ回路１２，１３に
接続されてラツチ用のストローブ信号を与える。
表示器１６としては、LEDの他プラズマデイス
プレイ或いはCRTデイスプレイ等、どのような
ものであつてもよい。このように構成された装置
の動作を以下に説明する。
入力アナログ信号は、Ａ／Ｄ変換器１１で
BCDコードのデイジタルデータに変換された後、
上位ビツトと下位４ビツトに分けられてそれぞれ
のラツチ回路１２，１３に入る。一方、出力デー
タの下位４ビツト出力ＢはROM１４にアドレス
として入る。又、ラツチ回路１３の４ビツト出力
Ａも該ROM１４にアドレスとして入つている。
これらＡ信号とＢ信号がアドレスとして入力する
と、ROM１４はこれらアドレスで指定された番
地に格納されているデータを出力する。ここでＢ
信号はＡ／Ｄ変換器１１の出力の下位４ビツトで
あり、Ａ信号は前回サンプリングされたＡ／Ｄ変
換器１１の出力データの下位４ビツトである。も
し、今回のＡ／Ｄ変換データとその前回のＡ／Ｄ
変換データとの間に±1LSB以内の偏差しかなか
つた場合、ROM１４からの出力データが常に
“０”になるようにしておけば、Ａ／Ｄ変換終了
後に該Ａ／Ｄ変換器１１からデータラツチ用のス
トローク信号が出力されてもゲート１５を通過す
ることができない。従つて、ラツチ回路１２，１
３は前回のサンプリングデータをそのまま保持す
ることになり、これらラツチ回路の出力を表示す
る表示器１６の内容は変化しない。従つて、安定
な表示が行えることになる。
BCDコードのデイジタルデータに変換された後、
上位ビツトと下位４ビツトに分けられてそれぞれ
のラツチ回路１２，１３に入る。一方、出力デー
タの下位４ビツト出力ＢはROM１４にアドレス
として入る。又、ラツチ回路１３の４ビツト出力
Ａも該ROM１４にアドレスとして入つている。
これらＡ信号とＢ信号がアドレスとして入力する
と、ROM１４はこれらアドレスで指定された番
地に格納されているデータを出力する。ここでＢ
信号はＡ／Ｄ変換器１１の出力の下位４ビツトで
あり、Ａ信号は前回サンプリングされたＡ／Ｄ変
換器１１の出力データの下位４ビツトである。も
し、今回のＡ／Ｄ変換データとその前回のＡ／Ｄ
変換データとの間に±1LSB以内の偏差しかなか
つた場合、ROM１４からの出力データが常に
“０”になるようにしておけば、Ａ／Ｄ変換終了
後に該Ａ／Ｄ変換器１１からデータラツチ用のス
トローク信号が出力されてもゲート１５を通過す
ることができない。従つて、ラツチ回路１２，１
３は前回のサンプリングデータをそのまま保持す
ることになり、これらラツチ回路の出力を表示す
る表示器１６の内容は変化しない。従つて、安定
な表示が行えることになる。
次に、こような動作をするROM１４の構成に
ついて説明する。第５図はROM１４の具体的構
成を示す図である。図のＡ，Ｂは前述したそれぞ
れのアドレス信号である。即ち、ROM１４はこ
れらＡ，Ｂのアドレス信号をマトリクス信号とし
て受け、ＡアドレスとＢアドレスの交点の番地に
格納されているデータを出力するようになつてい
る。ＡアドレスもＢアドレスもＡ／Ｄ変換器１１
がBCDコード出力であるので、下位４ビツトの
組合せではそれぞれ10進になおして０から９まで
の値しかとりえない。そして、ROM１４の内部
はそれぞれ図に示すように特定の領域のみ“０”
データが格納されている。それ以外の領域は全
“１”データが格納されている。ROM１４の内
部をこのような構成にしておけば、例えば前回デ
ータの最下位桁が４であつたものとするとＡアド
レスは４となる。この状態で今回Ａ／Ｄ変換され
たデータの最下位表示桁がＡ／Ｄ変換器１１の量
子化誤差±1LSBに基づく３，４，５の何れかで
あればＢアドレスは３，４，５の何れかの値とな
り、Ａアドレスとの交点の番地に格納されたデー
タは全て“０”データである。従つて、ROM１
４からは“０”が出力されるのでアンドゲート１
５は閉じられ、ストローブ信号がラツチ回路１
２，１３に与えられないことになり、Ａ／Ｄ変換
データとしては、前回サンプリングされたときの
データがそのまま保持され、表示器１６の表示器
は変化しない。
ついて説明する。第５図はROM１４の具体的構
成を示す図である。図のＡ，Ｂは前述したそれぞ
れのアドレス信号である。即ち、ROM１４はこ
れらＡ，Ｂのアドレス信号をマトリクス信号とし
て受け、ＡアドレスとＢアドレスの交点の番地に
格納されているデータを出力するようになつてい
る。ＡアドレスもＢアドレスもＡ／Ｄ変換器１１
がBCDコード出力であるので、下位４ビツトの
組合せではそれぞれ10進になおして０から９まで
の値しかとりえない。そして、ROM１４の内部
はそれぞれ図に示すように特定の領域のみ“０”
データが格納されている。それ以外の領域は全
“１”データが格納されている。ROM１４の内
部をこのような構成にしておけば、例えば前回デ
ータの最下位桁が４であつたものとするとＡアド
レスは４となる。この状態で今回Ａ／Ｄ変換され
たデータの最下位表示桁がＡ／Ｄ変換器１１の量
子化誤差±1LSBに基づく３，４，５の何れかで
あればＢアドレスは３，４，５の何れかの値とな
り、Ａアドレスとの交点の番地に格納されたデー
タは全て“０”データである。従つて、ROM１
４からは“０”が出力されるのでアンドゲート１
５は閉じられ、ストローブ信号がラツチ回路１
２，１３に与えられないことになり、Ａ／Ｄ変換
データとしては、前回サンプリングされたときの
データがそのまま保持され、表示器１６の表示器
は変化しない。
もつとも、今回のＡ／Ｄ変換データが大幅に変
化して最下位桁が例えば８になつたものとする
と、Ｂアドレスが８になり、Ａアドレス４との交
点の値は“１”データであるので、アンドゲート
１５は開いて、Ａ／Ｄ変換器１１からのストロー
ブ信号は該ゲートを通過し、ラツチ回路１２，１
３に印加される。従つて、これらラツチ回路１
２，１３には今回Ａ／Ｄ変換されたデータがラツ
チされ、表示器１６の表示も今回サンプリングさ
れたデータに変わることになる。もつとも、この
場合はＡ／Ｄ変換器の量子化誤差に基づく変動で
はないから、Ａ／Ｄ変換器１１の出力を忠実に再
生した方が好ましい。
化して最下位桁が例えば８になつたものとする
と、Ｂアドレスが８になり、Ａアドレス４との交
点の値は“１”データであるので、アンドゲート
１５は開いて、Ａ／Ｄ変換器１１からのストロー
ブ信号は該ゲートを通過し、ラツチ回路１２，１
３に印加される。従つて、これらラツチ回路１
２，１３には今回Ａ／Ｄ変換されたデータがラツ
チされ、表示器１６の表示も今回サンプリングさ
れたデータに変わることになる。もつとも、この
場合はＡ／Ｄ変換器の量子化誤差に基づく変動で
はないから、Ａ／Ｄ変換器１１の出力を忠実に再
生した方が好ましい。
尚、前回データの最下位桁Ａが０であつた場
合、今回サンプリングされたデータの最下位表示
桁Ｂが０，１，９であつた場合にROM１４の出
力が“０”になり、前回データの最下位表示桁Ａ
が９であつた場合、今回サンプリングされたデー
タの最下位表示桁Ｂが０，８，９であつた場合に
ROM１４の出力が“０”になるようになつてい
る。これは、例えば前述したように、下２桁の表
示が“69”から“70”へ或いは“70”から“69”
へと表示２桁が変動し、大きな変動に見えること
を防止したものである。このように、第２図に示
す装置によれば、ROM１４の構成として第５図
に示すようなものを用いると、Ａ／Ｄ変換データ
の最下位表示桁と前回サンプリングしたデータの
最下位表示桁との値の偏差が±1LSBの範囲で
は、表示器１６の表示を変動しないようにするこ
とができる。
合、今回サンプリングされたデータの最下位表示
桁Ｂが０，１，９であつた場合にROM１４の出
力が“０”になり、前回データの最下位表示桁Ａ
が９であつた場合、今回サンプリングされたデー
タの最下位表示桁Ｂが０，８，９であつた場合に
ROM１４の出力が“０”になるようになつてい
る。これは、例えば前述したように、下２桁の表
示が“69”から“70”へ或いは“70”から“69”
へと表示２桁が変動し、大きな変動に見えること
を防止したものである。このように、第２図に示
す装置によれば、ROM１４の構成として第５図
に示すようなものを用いると、Ａ／Ｄ変換データ
の最下位表示桁と前回サンプリングしたデータの
最下位表示桁との値の偏差が±1LSBの範囲で
は、表示器１６の表示を変動しないようにするこ
とができる。
第３図は本考案の他の実施例を示す構成図であ
る。第２図と同一のものは同一の番号を付して示
す。第３図に示す装置はＡ／Ｄ変換器２１として
バイナリーコード出力形式のものを採用してい
る。従つて、ラツチ回路１２，１３の出力をその
まま10進表示できないので、これらラツチ回路の
出力を一旦バイナリ／BCD変換回路２２を通し
てBCDコードに変換した後、表示器１６に表示
させるようにしている。表示制御に用いられる
ROM２３の構成も、Ａ／Ｄ変換器２１の出力デ
ータがバイナリーコードであることと対応して、
第２図に示すもとは異なつている。
る。第２図と同一のものは同一の番号を付して示
す。第３図に示す装置はＡ／Ｄ変換器２１として
バイナリーコード出力形式のものを採用してい
る。従つて、ラツチ回路１２，１３の出力をその
まま10進表示できないので、これらラツチ回路の
出力を一旦バイナリ／BCD変換回路２２を通し
てBCDコードに変換した後、表示器１６に表示
させるようにしている。表示制御に用いられる
ROM２３の構成も、Ａ／Ｄ変換器２１の出力デ
ータがバイナリーコードであることと対応して、
第２図に示すもとは異なつている。
第６図はROM２３の構成を示す図である。Ａ
アドレス，Ｂアドレス共に第５図に示す場合より
もその数が増えており、ＯからＦまでの16通りが
ある。そして、ROM内部に格納されるデータも
図に示す領域が“０”データである他は全て
“１”でる。このように構成されたROMの機能
そのものは第５図に示すものと、原理的に異なる
ものではない。第３図に示す回路も、前回データ
の最下位表示桁と今回データの最下位表示桁との
偏差が±1LSB以内のときには表示器１６の表示
が変動しないように動作する。動作の詳細につい
ては第２図について説明したのと同様であるの
で、省略する。
アドレス，Ｂアドレス共に第５図に示す場合より
もその数が増えており、ＯからＦまでの16通りが
ある。そして、ROM内部に格納されるデータも
図に示す領域が“０”データである他は全て
“１”でる。このように構成されたROMの機能
そのものは第５図に示すものと、原理的に異なる
ものではない。第３図に示す回路も、前回データ
の最下位表示桁と今回データの最下位表示桁との
偏差が±1LSB以内のときには表示器１６の表示
が変動しないように動作する。動作の詳細につい
ては第２図について説明したのと同様であるの
で、省略する。
第４図は本考案の他の実施例を示す電気的構成
図である。図に示す装置は、Ａ／Ｄ変換器３１と
してマルチプレクスBCDコード出力形式のもの
を採用したものである。即ち、この場合は、複数
チヤネルから入される入力アナログ信号をＡ／Ｄ
変換して表示させる必要があるので、ラツチ回路
を１段増やし、全桁並列に出力されるようになつ
ている。３２，３３はそれぞれＡ／Ｄ変換器３１
のマルチプレクス出力を全桁ラツチするラツチ回
路、３４はこれらデータの下位４ビツトをラツチ
するラツチ回路、３５はラツチ回路３２，３３の
出力を並列にラツチするラツチ回路である。この
場合に用いられるROM３６はBCDコード用のも
のが用いられ、そ構成は第５図に示す場合と同様
である。アンドゲート１５のストローブ信号出力
はラツチ回路３２，３３に印加されず並列出力用
のラツチ回路３５に印加されている。この場合、
表示器１６としても並列表示ができる構成の桁数
の多いものでなければならない。このように構成
された装置の動作については第２図について説明
した場合と異なることろはないので説明は省略す
る。
図である。図に示す装置は、Ａ／Ｄ変換器３１と
してマルチプレクスBCDコード出力形式のもの
を採用したものである。即ち、この場合は、複数
チヤネルから入される入力アナログ信号をＡ／Ｄ
変換して表示させる必要があるので、ラツチ回路
を１段増やし、全桁並列に出力されるようになつ
ている。３２，３３はそれぞれＡ／Ｄ変換器３１
のマルチプレクス出力を全桁ラツチするラツチ回
路、３４はこれらデータの下位４ビツトをラツチ
するラツチ回路、３５はラツチ回路３２，３３の
出力を並列にラツチするラツチ回路である。この
場合に用いられるROM３６はBCDコード用のも
のが用いられ、そ構成は第５図に示す場合と同様
である。アンドゲート１５のストローブ信号出力
はラツチ回路３２，３３に印加されず並列出力用
のラツチ回路３５に印加されている。この場合、
表示器１６としても並列表示ができる構成の桁数
の多いものでなければならない。このように構成
された装置の動作については第２図について説明
した場合と異なることろはないので説明は省略す
る。
（考案の効果）
以上詳細に説明したように、本考案によれば、
今回サンプリングしたＡ／Ｄ変換データの最下位
表示桁と前回サンプリングしたＡ／Ｄ変換データ
の最下位表示桁との偏差が所定の値以内であつた
ときには表示データの更新を行わないようにする
ことにより、最下位表示桁の振らつきをなくした
データ表示装置を実現することができる。しか
も、本考案装置の場合、平均値を表示するような
ものではないので、表示は急激な変動に対して正
確に追随して表示を行うことができる。
今回サンプリングしたＡ／Ｄ変換データの最下位
表示桁と前回サンプリングしたＡ／Ｄ変換データ
の最下位表示桁との偏差が所定の値以内であつた
ときには表示データの更新を行わないようにする
ことにより、最下位表示桁の振らつきをなくした
データ表示装置を実現することができる。しか
も、本考案装置の場合、平均値を表示するような
ものではないので、表示は急激な変動に対して正
確に追随して表示を行うことができる。
第１図は本考案装置を用いたデータ集録システ
ムの一例を示す構成ブロツク図、第２図は本考案
の一実施例を示す電気的構成図、第３図及び第４
図は本考案の他の実施例を示す電気的構成図、第
５図及び第６図はROMの構成を示す図である。 １……アナログマルチプレクサ、２……切換制
御回路、３……Ａ／Ｄ変換・ラツチ回路部、４…
…CPU、５……メモリ、６……デイスプレイ、
７……デイジタルバス、１１，２１，３１……
Ａ／Ｄ変換器、１２，１３，３２〜３５……ラツ
チ回路、１４，２３，３６……ROM、１５……
アンドゲート、６……表示器、２２……バイナ
リ／BCD変換回路。
ムの一例を示す構成ブロツク図、第２図は本考案
の一実施例を示す電気的構成図、第３図及び第４
図は本考案の他の実施例を示す電気的構成図、第
５図及び第６図はROMの構成を示す図である。 １……アナログマルチプレクサ、２……切換制
御回路、３……Ａ／Ｄ変換・ラツチ回路部、４…
…CPU、５……メモリ、６……デイスプレイ、
７……デイジタルバス、１１，２１，３１……
Ａ／Ｄ変換器、１２，１３，３２〜３５……ラツ
チ回路、１４，２３，３６……ROM、１５……
アンドゲート、６……表示器、２２……バイナ
リ／BCD変換回路。
Claims (1)
- 【実用新案登録請求の範囲】 入力アナログ信号をサンプリングしてＡ／Ｄ変
換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器で変換さ
れたデイジタルデータを表示する表示器とを備え
たデータ表示装置において、 前記Ａ／Ｄ変換器で変換されたデイジタルデー
タをラツチするラツチ回路と、 該ラツチ回路のデータの更新を行うストローブ
信号にゲートをかけるゲート回路と、 前記Ａ／Ｄ変換器で変換されたデイジタルデー
タの最下位表示桁と、前回サンプリングされたデ
イジタルデータの最下位表示桁の値の差が±
1LSB以内でつたときには、前記ゲート回路にゲ
ートを開かせ、前記ラツチ回路に前記ストローブ
信号を与える比較手段と、 を設けたことを特徴とするデータ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351084U JPS60158245U (ja) | 1984-03-26 | 1984-03-26 | データ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351084U JPS60158245U (ja) | 1984-03-26 | 1984-03-26 | データ表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60158245U JPS60158245U (ja) | 1985-10-21 |
| JPH0248912Y2 true JPH0248912Y2 (ja) | 1990-12-21 |
Family
ID=30555244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351084U Granted JPS60158245U (ja) | 1984-03-26 | 1984-03-26 | データ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60158245U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194529A (ja) * | 1986-02-21 | 1987-08-27 | Kenwood Corp | 変換デ−タの読み込み装置 |
| JPH0664515B2 (ja) * | 1986-03-22 | 1994-08-22 | 株式会社ケンウッド | 交換デ−タの読み込み装置 |
| JP6112786B2 (ja) * | 2012-06-15 | 2017-04-12 | 三菱電機株式会社 | 原子炉内中性子束検出器の位置検出装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914737Y2 (ja) * | 1978-12-27 | 1984-05-01 | 株式会社クボタ | ベビ−スケ−ル |
-
1984
- 1984-03-26 JP JP4351084U patent/JPS60158245U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60158245U (ja) | 1985-10-21 |
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