JPH0546214A - プログラマブルコントローラのボード接続装置 - Google Patents
プログラマブルコントローラのボード接続装置Info
- Publication number
- JPH0546214A JPH0546214A JP3203103A JP20310391A JPH0546214A JP H0546214 A JPH0546214 A JP H0546214A JP 3203103 A JP3203103 A JP 3203103A JP 20310391 A JP20310391 A JP 20310391A JP H0546214 A JPH0546214 A JP H0546214A
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- Japan
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- board
- connector
- pins
- pin
- expansion
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- Withdrawn
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- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】ボードの接続によりＩ／Ｏ番号の割り付けが行
えるプログラマブルコントローラのボード接続装置を提
供するにある。 【構成】ボード接続装置は上からＣＰＵボード１、Ｉ／
Ｏ増設ボード２1 …をスタッキングタイプのコネクタ３
で順次接続している。コネクタ３内の雄型のピン５と雌
型のピン５’との接続関係はチップセレクト信号ＣＳ0
〜ＣＳ3 に対応する４つのピン５の内左端のピンを、対
応する４つの雌型のピン５’の内の右端に接続し、その
他のピン５を一つずつ左へシフトさせて雌型のピン５’
に接続してある。一方アドレス信号Ａ0 、Ａ1 に対応す
る雄型のピン５は対応する雌型のピン５’に対して交差
するように接続している。各増設Ｉ／Ｏボード２1 …は
コネクタ３の接続によりＣＰＵボード１から送られてく
るＩ／Ｏ番号割り付けのための共通の制御信号の中から
特定の組み合わせの信号を得る。
えるプログラマブルコントローラのボード接続装置を提
供するにある。 【構成】ボード接続装置は上からＣＰＵボード１、Ｉ／
Ｏ増設ボード２1 …をスタッキングタイプのコネクタ３
で順次接続している。コネクタ３内の雄型のピン５と雌
型のピン５’との接続関係はチップセレクト信号ＣＳ0
〜ＣＳ3 に対応する４つのピン５の内左端のピンを、対
応する４つの雌型のピン５’の内の右端に接続し、その
他のピン５を一つずつ左へシフトさせて雌型のピン５’
に接続してある。一方アドレス信号Ａ0 、Ａ1 に対応す
る雄型のピン５は対応する雌型のピン５’に対して交差
するように接続している。各増設Ｉ／Ｏボード２1 …は
コネクタ３の接続によりＣＰＵボード１から送られてく
るＩ／Ｏ番号割り付けのための共通の制御信号の中から
特定の組み合わせの信号を得る。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラのボード接続装置に関する。
ローラのボード接続装置に関する。
【０００２】
【従来の技術】プログラマブルコントローラにおいて、
ＣＰＵボードに複数のＩ／Ｏボードをスタッキングタイ
プのコネクタで接続する場合、各増設Ｉ／Ｏボードへ送
られてくる共通の制御信号の中から、各増設Ｉ／Ｏボー
ド上のスイッチにより制御信号を選択し、ＣＰＵボード
のシステムプログラムで定められている制御信号の組み
合わせに従い、Ｉ／Ｏ番号を割り付けている。
ＣＰＵボードに複数のＩ／Ｏボードをスタッキングタイ
プのコネクタで接続する場合、各増設Ｉ／Ｏボードへ送
られてくる共通の制御信号の中から、各増設Ｉ／Ｏボー
ド上のスイッチにより制御信号を選択し、ＣＰＵボード
のシステムプログラムで定められている制御信号の組み
合わせに従い、Ｉ／Ｏ番号を割り付けている。
【０００３】
【発明が解決しようとする課題】ところが、上述の従来
のＩ／Ｏ番号割り付け方法ではスイッチによって制御信
号を選択するため、その作業を必要とする上に設定ミス
の発生の恐れがあり、しかもスイッチを設けるためコス
トが高くつくという問題があった。本発明は、上述の問
題点に鑑みて為されたもので、その目的とするところは
ボードの接続によりＩ／Ｏ番号の割り付けが行え、設定
のためのスイッチを不要とするとともに設定のための作
業、設定ミスの発生を無くし、操作性、信頼性の向上及
びコストダウンを図ったプログラマブルコントローラの
ボード接続装置を提供するにある。
のＩ／Ｏ番号割り付け方法ではスイッチによって制御信
号を選択するため、その作業を必要とする上に設定ミス
の発生の恐れがあり、しかもスイッチを設けるためコス
トが高くつくという問題があった。本発明は、上述の問
題点に鑑みて為されたもので、その目的とするところは
ボードの接続によりＩ／Ｏ番号の割り付けが行え、設定
のためのスイッチを不要とするとともに設定のための作
業、設定ミスの発生を無くし、操作性、信頼性の向上及
びコストダウンを図ったプログラマブルコントローラの
ボード接続装置を提供するにある。
【０００４】
【課題を解決するための手段】本発明は、上述の目的を
達成するために、プログラマブルコントローラのＣＰＵ
ボードと増設Ｉ／Ｏボード又は増設ボード同士を接続す
るスタッキングタイプのコネクタを夫々のボードに設
け、ＣＰＵボードから送られてくるＩ／Ｏ番号割り付け
に関係する共通の制御信号を送る各コネクタの入口側の
ピンと、出口側のピンとの間で、増設Ｉ／Ｏボードの接
続される順番で、夫々の増設Ｉ／ＯボードのＩ／Ｏ番号
を割り付けるために特定の組み合わされた制御信号を各
増設Ｉ／Ｏボードに取り込み可能なように交差接続した
ことを特徴とする。
達成するために、プログラマブルコントローラのＣＰＵ
ボードと増設Ｉ／Ｏボード又は増設ボード同士を接続す
るスタッキングタイプのコネクタを夫々のボードに設
け、ＣＰＵボードから送られてくるＩ／Ｏ番号割り付け
に関係する共通の制御信号を送る各コネクタの入口側の
ピンと、出口側のピンとの間で、増設Ｉ／Ｏボードの接
続される順番で、夫々の増設Ｉ／ＯボードのＩ／Ｏ番号
を割り付けるために特定の組み合わされた制御信号を各
増設Ｉ／Ｏボードに取り込み可能なように交差接続した
ことを特徴とする。
【０００５】
【作用】而して本発明のプログラマブルコントローラの
ボード接続装置によれば、各ボードに備えているスタッ
キングタイプのコネクタの一部のピンの接続構造を変え
るだけで、ＣＰＵボードから送られてくるＩ／Ｏ番号割
り付けに関係する共通の制御信号を、各増設Ｉ／Ｏボー
ドに対してＩ／Ｏ番号を割り付けるように特定の組み合
わせで夫々の増設Ｉ／Ｏボードに取り込ませることがで
きる。従ってボード接続のみでＩ／Ｏ番号の割り付けを
自動的に行えるのである。
ボード接続装置によれば、各ボードに備えているスタッ
キングタイプのコネクタの一部のピンの接続構造を変え
るだけで、ＣＰＵボードから送られてくるＩ／Ｏ番号割
り付けに関係する共通の制御信号を、各増設Ｉ／Ｏボー
ドに対してＩ／Ｏ番号を割り付けるように特定の組み合
わせで夫々の増設Ｉ／Ｏボードに取り込ませることがで
きる。従ってボード接続のみでＩ／Ｏ番号の割り付けを
自動的に行えるのである。
【０００６】
【実施例】以下本発明を実施例により説明する。図２は
本発明の一実施例のボード接続状態を示す斜視図であ
り、上からプログラマブルコントローラのＣＰＵボード
１、Ｉ／Ｏ増設ボード２1 …をスタッキングタイプのコ
ネクタ３で順次接続するとともに各ボード１、２1 …間
をサポート４で支持している。
本発明の一実施例のボード接続状態を示す斜視図であ
り、上からプログラマブルコントローラのＣＰＵボード
１、Ｉ／Ｏ増設ボード２1 …をスタッキングタイプのコ
ネクタ３で順次接続するとともに各ボード１、２1 …間
をサポート４で支持している。
【０００７】スタッキングタイプのコネクタ３を取り付
けられたＩ／Ｏ増設ボード２1 〜２ 3 の上面側では図３
に示すように上側に雄型のピン５を立設し、下面側では
コネクタ３のボディ３ａ内に図５に示すように雌型のピ
ン５’を設け、下方に配置されるＩ／Ｏ増設ボードの雄
型のピン５を着脱自在に挿着できるようになっている。
けられたＩ／Ｏ増設ボード２1 〜２ 3 の上面側では図３
に示すように上側に雄型のピン５を立設し、下面側では
コネクタ３のボディ３ａ内に図５に示すように雌型のピ
ン５’を設け、下方に配置されるＩ／Ｏ増設ボードの雄
型のピン５を着脱自在に挿着できるようになっている。
【０００８】ＣＰＵボード１の下面に設けられたコネク
タ３’は下方に位置するＩ／Ｏ増設ボード２1 のコネク
タ３のピン５を挿着する雌型のピン５’を備え、最も下
段のＩ／Ｏ増設ボード２4 のコネクタ３は雄型のピン５
のみを備えている。ここでコネクタ３のピン５，５’
は、図４に示すようにＩ／Ｏ増設ボード２1 …のＩ／Ｏ
番号割り付けのための制御信号を送るピン群Ａと、他の
制御信号又はＩ／Ｏ情報を送るピン群Ｂとに分けられ
る。ここで本発明に直接関係する信号はＩ／Ｏ番号割り
付けに関係する制御信号であって、チップセレクト信号
ＣＳ0 …と、アドレス信号Ａ0 …とからなる。
タ３’は下方に位置するＩ／Ｏ増設ボード２1 のコネク
タ３のピン５を挿着する雌型のピン５’を備え、最も下
段のＩ／Ｏ増設ボード２4 のコネクタ３は雄型のピン５
のみを備えている。ここでコネクタ３のピン５，５’
は、図４に示すようにＩ／Ｏ増設ボード２1 …のＩ／Ｏ
番号割り付けのための制御信号を送るピン群Ａと、他の
制御信号又はＩ／Ｏ情報を送るピン群Ｂとに分けられ
る。ここで本発明に直接関係する信号はＩ／Ｏ番号割り
付けに関係する制御信号であって、チップセレクト信号
ＣＳ0 …と、アドレス信号Ａ0 …とからなる。
【０００９】ここで実施例では４つのＩ／Ｏ増設ボード
２1 〜２4 を接続する構成であるため、使用するチップ
セレクト信号はＣＳ0〜ＣＳ3 の４つ、アドレス信号は
Ａ0 、Ａ1 の２ビットである。さてこれら信号を通す雄
型のピン５と雌型のピン５’との接続関係は図５に示す
ようになっている。つまりチップセレクト信号ＣＳ0〜
ＣＳ3 に対応する４つの雄型のピン５の内左端のピン
を、対応する４つの雌型のピン５’の内の右端に接続
し、その他の雄型のピン５を一つずつ左へシフトさせて
雌型のピン５’に接続してある。一方アドレス信号
Ａ0、Ａ1 に対応する雄型のピン５は対応する雌型のピ
ン５’に対して交差するように接続している。
２1 〜２4 を接続する構成であるため、使用するチップ
セレクト信号はＣＳ0〜ＣＳ3 の４つ、アドレス信号は
Ａ0 、Ａ1 の２ビットである。さてこれら信号を通す雄
型のピン５と雌型のピン５’との接続関係は図５に示す
ようになっている。つまりチップセレクト信号ＣＳ0〜
ＣＳ3 に対応する４つの雄型のピン５の内左端のピン
を、対応する４つの雌型のピン５’の内の右端に接続
し、その他の雄型のピン５を一つずつ左へシフトさせて
雌型のピン５’に接続してある。一方アドレス信号
Ａ0、Ａ1 に対応する雄型のピン５は対応する雌型のピ
ン５’に対して交差するように接続している。
【００１０】而して上記のように雌型のピン５’と雄型
のピン５とを交差接続させたコネクタ３を用いて接続し
たＣＰＵボード１と、Ｉ／Ｏ増設ボード２1…との間で
は図１に示すような信号経路が構成される。ここで各増
設ボード２1 …ではチップセレクト信号ＣＳ0 〜ＣＳ3
に対応する４つの雌型のピン５’中右端のピンの信号は
そのボード内では空きとなり、次のボードへ送るのみと
なっている。同様にアドレス信号Ａ0 、Ａ1 に対応する
２つの雌型のピン５’中、右端のピンの信号はそのボー
ド内では空きとなり、次のボードへ送るのみとなってい
る。
のピン５とを交差接続させたコネクタ３を用いて接続し
たＣＰＵボード１と、Ｉ／Ｏ増設ボード２1…との間で
は図１に示すような信号経路が構成される。ここで各増
設ボード２1 …ではチップセレクト信号ＣＳ0 〜ＣＳ3
に対応する４つの雌型のピン５’中右端のピンの信号は
そのボード内では空きとなり、次のボードへ送るのみと
なっている。同様にアドレス信号Ａ0 、Ａ1 に対応する
２つの雌型のピン５’中、右端のピンの信号はそのボー
ド内では空きとなり、次のボードへ送るのみとなってい
る。
【００１１】従ってＣＰＵボード１からそのコネクタ３
を介して出力されたチップセレクト信号ＣＳ0 及びアド
レス信号Ａ0 は１段目のＩ／Ｏ増設ボード２1 では取り
込まれず、チップセレクト信号ＣＳ1 〜ＣＳ3 及びアド
レス信号Ａ1 が取り込まれる。２段目のＩ／Ｏ増設ボー
ド２2 ではチップセレクト信号ＣＳ1 及びアドレス号Ａ
1 が取り込まれず、チップセレクト信号ＣＳ0 、Ｃ
Ｓ2 、ＣＳ3 及びアドレス信号Ａ0 が取り込まれる。
を介して出力されたチップセレクト信号ＣＳ0 及びアド
レス信号Ａ0 は１段目のＩ／Ｏ増設ボード２1 では取り
込まれず、チップセレクト信号ＣＳ1 〜ＣＳ3 及びアド
レス信号Ａ1 が取り込まれる。２段目のＩ／Ｏ増設ボー
ド２2 ではチップセレクト信号ＣＳ1 及びアドレス号Ａ
1 が取り込まれず、チップセレクト信号ＣＳ0 、Ｃ
Ｓ2 、ＣＳ3 及びアドレス信号Ａ0 が取り込まれる。
【００１２】３段目のＩ／Ｏ増設ボード２3 ではチップ
セレクト信号ＣＳ2 及びアドレス信号Ａ0 が取り込まれ
ず、チップセレクト信号ＣＳ0 、ＣＳ1 、ＣＳ3 及びア
ドレス信号Ａ1 が取り込まれる。４段目のＩ／Ｏ増設ボ
ード２4 ではチップセレクト信号ＣＳ3 及びアドレス信
号Ａ1 が取り込まれず、チップセレクト信号ＣＳ0 〜Ｃ
Ｓ2 及びアドレス信号Ａ 0 が取り込まれる。
セレクト信号ＣＳ2 及びアドレス信号Ａ0 が取り込まれ
ず、チップセレクト信号ＣＳ0 、ＣＳ1 、ＣＳ3 及びア
ドレス信号Ａ1 が取り込まれる。４段目のＩ／Ｏ増設ボ
ード２4 ではチップセレクト信号ＣＳ3 及びアドレス信
号Ａ1 が取り込まれず、チップセレクト信号ＣＳ0 〜Ｃ
Ｓ2 及びアドレス信号Ａ 0 が取り込まれる。
【００１３】このようにしてコネクタ接続により各増設
Ｉ／Ｏボード２1 …はＣＰＵボード１から送られてくる
Ｉ／Ｏ番号割り付けのための共通の制御信号の中から特
定の組み合わせの信号を得、ＣＰＵボード１でのシステ
ムプログラムによって定められた制御信号の組み合わせ
に応じたＩ／Ｏ番号が自動的に割り付けられるのであ
る。
Ｉ／Ｏボード２1 …はＣＰＵボード１から送られてくる
Ｉ／Ｏ番号割り付けのための共通の制御信号の中から特
定の組み合わせの信号を得、ＣＰＵボード１でのシステ
ムプログラムによって定められた制御信号の組み合わせ
に応じたＩ／Ｏ番号が自動的に割り付けられるのであ
る。
【００１４】
【発明の効果】本発明はプログラマブルコントローラの
ＣＰＵボードと増設Ｉ／Ｏボード又は増設ボード同士を
接続するスタッキングタイプのコネクタを夫々のボード
に設け、ＣＰＵボードから送られてくるＩ／Ｏ番号割り
付けに関係する共通の制御信号を送る各コネクタの入口
側のピンと、出口側のピンとの間で、増設Ｉ／Ｏボード
の接続される順番で、夫々の増設Ｉ／ＯボードのＩ／Ｏ
番号を割り付けるために特定の組み合わされた制御信号
を各増設Ｉ／Ｏボードに取り込み可能なように交差接続
したので、各ボードに備えているスタッキングタイプの
コネクタの一部のピンの接続構造を変えるだけで、ＣＰ
Ｕボードから送られてくるＩ／Ｏ番号割り付けに関係す
る共通の制御信号を、各増設Ｉ／Ｏボードに対してＩ／
Ｏ番号を割り付けるように特定の組み合わせで夫々の増
設Ｉ／Ｏボードに取り込ませることができ、その結果ボ
ード接続のみでＩ／Ｏ番号の割り付けが自動的に行え、
そのためＩ／Ｏ番号設定のスイッチを必要とせず、その
ため設定作業が不要で、設定ミスの発生も無くなり、操
作性及び信頼性の向上が図れ、しかもコストダウンが図
れるという効果がある。
ＣＰＵボードと増設Ｉ／Ｏボード又は増設ボード同士を
接続するスタッキングタイプのコネクタを夫々のボード
に設け、ＣＰＵボードから送られてくるＩ／Ｏ番号割り
付けに関係する共通の制御信号を送る各コネクタの入口
側のピンと、出口側のピンとの間で、増設Ｉ／Ｏボード
の接続される順番で、夫々の増設Ｉ／ＯボードのＩ／Ｏ
番号を割り付けるために特定の組み合わされた制御信号
を各増設Ｉ／Ｏボードに取り込み可能なように交差接続
したので、各ボードに備えているスタッキングタイプの
コネクタの一部のピンの接続構造を変えるだけで、ＣＰ
Ｕボードから送られてくるＩ／Ｏ番号割り付けに関係す
る共通の制御信号を、各増設Ｉ／Ｏボードに対してＩ／
Ｏ番号を割り付けるように特定の組み合わせで夫々の増
設Ｉ／Ｏボードに取り込ませることができ、その結果ボ
ード接続のみでＩ／Ｏ番号の割り付けが自動的に行え、
そのためＩ／Ｏ番号設定のスイッチを必要とせず、その
ため設定作業が不要で、設定ミスの発生も無くなり、操
作性及び信頼性の向上が図れ、しかもコストダウンが図
れるという効果がある。
【図１】本発明の一実施例の接続構成図である。
【図２】本発明の一実施例の斜視図である。
【図３】本発明の一実施例の一部省略した要部の分解斜
視図である。
視図である。
【図４】本発明の一実施例に用いるコネクタの構成説明
用の側面図である。
用の側面図である。
【図５】本発明の一実施例に用いるコネクタの一部省略
した要部の接続説明図である。
した要部の接続説明図である。
１ ＣＰＵボード ２1 Ｉ／Ｏ増設ボード ２2 Ｉ／Ｏ増設ボード ２3 Ｉ／Ｏ増設ボード ２4 Ｉ／Ｏ増設ボード ３ コネクタ ５ 雄型のピン ５’ 雌型のピン
Claims (1)
- 【請求項１】プログラマブルコントローラのＣＰＵボー
ドと増設Ｉ／Ｏボード又は増設ボード同士を接続するス
タッキングタイプのコネクタを夫々のボードに設け、Ｃ
ＰＵボードから送られてくるＩ／Ｏ番号割り付けに関係
する共通の制御信号を送る各コネクタの入口側のピン
と、出口側のピンとの間で、増設Ｉ／Ｏボードの接続さ
れる順番で、夫々の増設Ｉ／ＯボードのＩ／Ｏ番号を割
り付けるために特定の組み合わされた制御信号を各増設
Ｉ／Ｏボードに取り込み可能なように交差接続したこと
を特徴とするプログラマブルコントローラのボード接続
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203103A JPH0546214A (ja) | 1991-08-14 | 1991-08-14 | プログラマブルコントローラのボード接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203103A JPH0546214A (ja) | 1991-08-14 | 1991-08-14 | プログラマブルコントローラのボード接続装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546214A true JPH0546214A (ja) | 1993-02-26 |
Family
ID=16468442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203103A Withdrawn JPH0546214A (ja) | 1991-08-14 | 1991-08-14 | プログラマブルコントローラのボード接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725283B2 (en) | 2001-11-30 | 2004-04-20 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller |
| JP2006313607A (ja) * | 2005-05-09 | 2006-11-16 | Elpida Memory Inc | 半導体チップ選択方法、半導体チップ及び半導体集積回路装置 |
-
1991
- 1991-08-14 JP JP3203103A patent/JPH0546214A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6725283B2 (en) | 2001-11-30 | 2004-04-20 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller |
| DE10229887B4 (de) * | 2001-11-30 | 2014-09-18 | Mitsubishi Denki K.K. | Programmierbare Steuervorrichtung |
| JP2006313607A (ja) * | 2005-05-09 | 2006-11-16 | Elpida Memory Inc | 半導体チップ選択方法、半導体チップ及び半導体集積回路装置 |
| US7745919B2 (en) | 2005-05-09 | 2010-06-29 | Elpida Memory, Inc. | Semiconductor device including a plurality of semiconductor chips and a plurality of through-line groups |
| US7952201B2 (en) | 2005-05-09 | 2011-05-31 | Elpida Memory, Inc. | Semiconductor device including stacked semiconductor chips |
| US8907463B2 (en) | 2005-05-09 | 2014-12-09 | Ps4 Luxco S.A.R.L. | Semiconductor device including stacked semiconductor chips |
| US9048239B2 (en) | 2005-05-09 | 2015-06-02 | Ps4 Luxco S.A.R.L. | Semiconductor device including stacked semiconductor chips |
| US9640243B2 (en) | 2005-05-09 | 2017-05-02 | Longitude Semiconductor S.A.R.L. | Semiconductor device including stacked semiconductor chips |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |