JPH0546440A - ハードウエアトレーサ回路 - Google Patents
ハードウエアトレーサ回路Info
- Publication number
- JPH0546440A JPH0546440A JP3209249A JP20924991A JPH0546440A JP H0546440 A JPH0546440 A JP H0546440A JP 3209249 A JP3209249 A JP 3209249A JP 20924991 A JP20924991 A JP 20924991A JP H0546440 A JPH0546440 A JP H0546440A
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- Japan
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- microinstruction
- micro instruction
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- Pending
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- 239000000700 radioactive tracer Substances 0.000 title claims description 19
- 238000013500 data storage Methods 0.000 claims abstract description 15
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 必要なトレースデータのみをトレースメモリ
に書き込むようにして、トレースメモリのサイズの小型
化を図るようにする。 【構成】 マイクロ命令中に設けられたトレースデータ
選択フィードのビットパターンを用いて、トレース対象
としての装置各部の状態を表わしたトレースデータのう
ちの１組をマイクロ命令ごとにセレクタ１１で選択し、
これをトレースメモリ１５のトレースデータ格納領域１
６に格納し、マイクロ命令の実行アドレスを示す値１８
をマイクロ命令アドレス格納領域１９に格納するように
したので、必要な対象データのみをトレースメモリに格
納することができる。
に書き込むようにして、トレースメモリのサイズの小型
化を図るようにする。 【構成】 マイクロ命令中に設けられたトレースデータ
選択フィードのビットパターンを用いて、トレース対象
としての装置各部の状態を表わしたトレースデータのう
ちの１組をマイクロ命令ごとにセレクタ１１で選択し、
これをトレースメモリ１５のトレースデータ格納領域１
６に格納し、マイクロ命令の実行アドレスを示す値１８
をマイクロ命令アドレス格納領域１９に格納するように
したので、必要な対象データのみをトレースメモリに格
納することができる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のハードウ
ェア情報をトレースするために用いるハードウェアトレ
ーサ回路に関する。
ェア情報をトレースするために用いるハードウェアトレ
ーサ回路に関する。
【０００２】
【従来の技術】ハードウェアトレーサ回路は、ＬＳＩ
（大規模集積回路）等におけるハードウェア情報をトレ
ースするための回路である。従来使用されたこのような
ハードウェアトレーサ回路では、トレースデータのビッ
ト数に１対１に対応するトレースメモリを備えており、
ここにビット対応でトレースデータを書き込むようにな
っていた。
（大規模集積回路）等におけるハードウェア情報をトレ
ースするための回路である。従来使用されたこのような
ハードウェアトレーサ回路では、トレースデータのビッ
ト数に１対１に対応するトレースメモリを備えており、
ここにビット対応でトレースデータを書き込むようにな
っていた。
【０００３】
【発明が解決しようとする課題】このため、ハードウェ
アの状態について詳細な情報を得ようとする場合には、
必要なトレースデータがこれに伴って増大する結果、ト
レースデータにビット対応するトレースメモリも大容量
のものが必要とされた。また、従来のハードウェアトレ
ーサ回路では、常時、すべてのデータをトレースするよ
うになっていたので、トレースメモリに書き込まれたト
レースデータ中に無駄なデータが多いという問題もあっ
た。
アの状態について詳細な情報を得ようとする場合には、
必要なトレースデータがこれに伴って増大する結果、ト
レースデータにビット対応するトレースメモリも大容量
のものが必要とされた。また、従来のハードウェアトレ
ーサ回路では、常時、すべてのデータをトレースするよ
うになっていたので、トレースメモリに書き込まれたト
レースデータ中に無駄なデータが多いという問題もあっ
た。
【０００４】一方、近年ではＬＳＩのゲート容量の増加
によってＬＳＩ内に収容される回路が増加している。こ
れに対応して、トレースの対象となる信号の数も増加し
ている。ところが、ＬＳＩの外部ピンの数はゲートの増
加の割りには増加していない。このため、ハードウェア
トレーサ回路をＬＳＩ内部に収容する必要性が高まって
いる。しかしながら、従来のハードウェアトレーサ回路
ではトレース対象が多数存在する場合にはトレースメモ
リとして大きなサイズのものが必要になり、これをＬＳ
Ｉ自体に収容することができない場合も存在した。
によってＬＳＩ内に収容される回路が増加している。こ
れに対応して、トレースの対象となる信号の数も増加し
ている。ところが、ＬＳＩの外部ピンの数はゲートの増
加の割りには増加していない。このため、ハードウェア
トレーサ回路をＬＳＩ内部に収容する必要性が高まって
いる。しかしながら、従来のハードウェアトレーサ回路
ではトレース対象が多数存在する場合にはトレースメモ
リとして大きなサイズのものが必要になり、これをＬＳ
Ｉ自体に収容することができない場合も存在した。
【０００５】そこで本発明の目的は、必要なトレースデ
ータのみをトレースメモリに書き込むようにして、トレ
ースメモリのサイズの小型化を図るようにしたハードウ
ェアトレーサ回路を提供することにある。
ータのみをトレースメモリに書き込むようにして、トレ
ースメモリのサイズの小型化を図るようにしたハードウ
ェアトレーサ回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明で
は、マイクロ命令中に設けられたトレースデータ選択フ
ィードのビットパターンを用いて、トレース対象として
の装置各部の状態を表わしたトレースデータのうちの１
組をマイクロ命令ごとに選択するセレクタと、このセレ
クタによって選択されたトレースデータを格納するトレ
ースデータ格納領域と、マイクロ命令ごとにその実行ア
ドレスを格納するマイクロ命令アドレス格納領域とをハ
ードウェアトレーサ回路に具備させる。
は、マイクロ命令中に設けられたトレースデータ選択フ
ィードのビットパターンを用いて、トレース対象として
の装置各部の状態を表わしたトレースデータのうちの１
組をマイクロ命令ごとに選択するセレクタと、このセレ
クタによって選択されたトレースデータを格納するトレ
ースデータ格納領域と、マイクロ命令ごとにその実行ア
ドレスを格納するマイクロ命令アドレス格納領域とをハ
ードウェアトレーサ回路に具備させる。
【０００７】すなわち請求項１記載の発明では、セレク
タによって必要なトレースデータの組を選択してトレー
スデータ格納領域に書き込むことによって、書込対象を
限定し、前記した目的を達成する。
タによって必要なトレースデータの組を選択してトレー
スデータ格納領域に書き込むことによって、書込対象を
限定し、前記した目的を達成する。
【０００８】請求項２記載の発明では、トレースデータ
格納領域およびマイクロ命令アドレス格納領域からなる
トレースメモリがリングバッファで構成されていること
を特徴とし、これによりメモリの小型化を達成してい
る。
格納領域およびマイクロ命令アドレス格納領域からなる
トレースメモリがリングバッファで構成されていること
を特徴とし、これによりメモリの小型化を達成してい
る。
【０００９】請求項３記載の発明では、トレースメモリ
の小型化によって、これをＬＳＩ中に組み込む形態を可
能にしている。
の小型化によって、これをＬＳＩ中に組み込む形態を可
能にしている。
【００１０】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１１】図１は本発明の一実施例によるハードウェ
アトレーサ回路の構成を表わしたものである。本実施例
のハードウェアトレーサ回路はセレクタ１１を備えてい
る。セレクタ１１は、トレースの対象となるｎ組の対象
データ１２1〜１２n を入力し、１組の対象データを選
択的に出力する回路である。ここで、対象データ１２
は、例えば図示しないレジスタの状態値や、ターミナル
信号、セレクタの選択値、ＲＡＭ（ランダム・アクセス
・メモリ）やＲＯＭ（リード・オンリ・メモリ）のアド
レス等を表わしたデータである。ただし、これらの対象
データはトレースの対象データ１２1 〜１２n に１対１
に対応している必要はなく、適宜組み合わせて“組”と
してグループ化することができる。
アトレーサ回路の構成を表わしたものである。本実施例
のハードウェアトレーサ回路はセレクタ１１を備えてい
る。セレクタ１１は、トレースの対象となるｎ組の対象
データ１２1〜１２n を入力し、１組の対象データを選
択的に出力する回路である。ここで、対象データ１２
は、例えば図示しないレジスタの状態値や、ターミナル
信号、セレクタの選択値、ＲＡＭ（ランダム・アクセス
・メモリ）やＲＯＭ（リード・オンリ・メモリ）のアド
レス等を表わしたデータである。ただし、これらの対象
データはトレースの対象データ１２1 〜１２n に１対１
に対応している必要はなく、適宜組み合わせて“組”と
してグループ化することができる。
【００１２】本実施例ではこのようなグループ化を行っ
ているが、グループ化を行った場合には、同一のデータ
が複数のグループに共通して含まれるようになっていて
もよい。これは、次に説明するように１つのマイクロ命
令に対して選択される“組”は１つであるため、その選
択された“組”に必要な対象データがすべて含まれるよ
うにするためである。
ているが、グループ化を行った場合には、同一のデータ
が複数のグループに共通して含まれるようになっていて
もよい。これは、次に説明するように１つのマイクロ命
令に対して選択される“組”は１つであるため、その選
択された“組”に必要な対象データがすべて含まれるよ
うにするためである。
【００１３】セレクタ１１は、マイクロ命令レジスタ
（ＲＤ）１３に格納されるマイクロ命令のトレースデー
タ選択フィールド１４のビットパターンによって、マイ
クロ命令に関係のある、あるいは必要とする対象データ
１２を選択するようになっている。ここでトレースデー
タ選択フィールド１４は、ｎ組の対象データ１２1 〜１
２n の１つを選択できるようにするために、次の（１）
式を満たすｍビット以上のビット幅を持っている。
（ＲＤ）１３に格納されるマイクロ命令のトレースデー
タ選択フィールド１４のビットパターンによって、マイ
クロ命令に関係のある、あるいは必要とする対象データ
１２を選択するようになっている。ここでトレースデー
タ選択フィールド１４は、ｎ組の対象データ１２1 〜１
２n の１つを選択できるようにするために、次の（１）
式を満たすｍビット以上のビット幅を持っている。
【００１４】
【数１】２m ＞ｎ ……（１）
【００１５】トレースメモリ１５はトレースデータを格
納するトレースデータ格納領域１６と、マイクロ命令ア
ドレスレジスタ（ＲＡ）１７から出力される値１８を格
納するマイクロ命令アドレス格納領域１９によって構成
されている。
納するトレースデータ格納領域１６と、マイクロ命令ア
ドレスレジスタ（ＲＡ）１７から出力される値１８を格
納するマイクロ命令アドレス格納領域１９によって構成
されている。
【００１６】このような構成のハードウェアトレーサ回
路の動作を説明する。トレースの対象となる装置でマイ
クロ命令が実行されると、このマイクロ命令中に予め設
定されているトレースデータ選択フィールド１４のビッ
トパターンによって、ｎ組の対象データ１２1 〜１２n
の１つがセレクタ１１によって選択される。この選択さ
れた対象データは、データ線２１を介してトレースメモ
リ１５のトレースデータ格納領域１６に格納される。こ
の時に、実行されたマイクロ命令の実行アドレスを示す
値１８がトレースメモリ１５のマイクロ命令アドレス格
納領域１９に同時に格納される。
路の動作を説明する。トレースの対象となる装置でマイ
クロ命令が実行されると、このマイクロ命令中に予め設
定されているトレースデータ選択フィールド１４のビッ
トパターンによって、ｎ組の対象データ１２1 〜１２n
の１つがセレクタ１１によって選択される。この選択さ
れた対象データは、データ線２１を介してトレースメモ
リ１５のトレースデータ格納領域１６に格納される。こ
の時に、実行されたマイクロ命令の実行アドレスを示す
値１８がトレースメモリ１５のマイクロ命令アドレス格
納領域１９に同時に格納される。
【００１７】この後、図示しないクロックパルスの発生
に同期して、トレースメモリ１５内のデータ格納用のア
ドレスが“１”だけ加算され、新たなトレースデータの
入力待ちの状態となる。以後、このような動作の繰り返
しで、トレースメモリ１５中のトレースデータ格納領域
１６およびマイクロ命令アドレス格納領域１９中にハー
ドウェアの状態情報が順次蓄積されていく。
に同期して、トレースメモリ１５内のデータ格納用のア
ドレスが“１”だけ加算され、新たなトレースデータの
入力待ちの状態となる。以後、このような動作の繰り返
しで、トレースメモリ１５中のトレースデータ格納領域
１６およびマイクロ命令アドレス格納領域１９中にハー
ドウェアの状態情報が順次蓄積されていく。
【００１８】ところで、本実施例のトレースメモリ１５
はリングバッファで形成されている。障害の発生等によ
ってこのハードウェアトレーサ回路が停止した場合に
は、トレースメモリ１５のワード数分のステップまで遡
れば、過去に実行されたマイクロ命令に対応するトレー
スデータと、マイクロ命令の実行アドレスを得ることが
できる。
はリングバッファで形成されている。障害の発生等によ
ってこのハードウェアトレーサ回路が停止した場合に
は、トレースメモリ１５のワード数分のステップまで遡
れば、過去に実行されたマイクロ命令に対応するトレー
スデータと、マイクロ命令の実行アドレスを得ることが
できる。
【００１９】
【発明の効果】このように本発明によれば、マイクロ命
令中に設けられたトレースデータ選択フィードのビット
パターンを用いて、トレース対象としての装置各部の状
態を表わしたトレースデータのうちの１組をマイクロ命
令ごとにセレクタで選択し、これをトレースデータ格納
領域に格納し、マイクロ命令の実行アドレスを示す値を
マイクロ命令アドレス格納領域に格納するようにしたの
で、必要な対象データのみをトレースメモリに格納する
ことができ、比較的小容量のトレースメモリで必要なト
レースデータを収集することができ、効率的なトレース
が可能になる。
令中に設けられたトレースデータ選択フィードのビット
パターンを用いて、トレース対象としての装置各部の状
態を表わしたトレースデータのうちの１組をマイクロ命
令ごとにセレクタで選択し、これをトレースデータ格納
領域に格納し、マイクロ命令の実行アドレスを示す値を
マイクロ命令アドレス格納領域に格納するようにしたの
で、必要な対象データのみをトレースメモリに格納する
ことができ、比較的小容量のトレースメモリで必要なト
レースデータを収集することができ、効率的なトレース
が可能になる。
【００２０】また、請求項２記載の発明によれば、トレ
ースデータ格納領域およびマイクロ命令アドレス格納領
域からなるトレースメモリを循環的な記憶を行うリング
バッファで構成したので、障害等でトレーサが停止した
ときに所定のステップまで遡って必要なデータを取り出
すことができ、トレースメモリを更に小型化することが
可能になる。
ースデータ格納領域およびマイクロ命令アドレス格納領
域からなるトレースメモリを循環的な記憶を行うリング
バッファで構成したので、障害等でトレーサが停止した
ときに所定のステップまで遡って必要なデータを取り出
すことができ、トレースメモリを更に小型化することが
可能になる。
【図１】本発明の一実施例におけるハードウェアトレー
サ回路のブロック図である。
サ回路のブロック図である。
１１ セレクタ １２1 〜１２n ｎ組の対象データ １３ マイクロ命令レジスタ １４ トレースデータ選択フィールド １５ トレースメモリ １６ トレースデータ格納領域 １７ マイクロ命令アドレスレジスタ １８ マイクロ命令の実行アドレスを示す値 １９ マイクロ命令アドレス格納領域
Claims (3)
- 【請求項１】 マイクロ命令中に設けられたトレースデ
ータ選択フィードのビットパターンを用いて、トレース
対象としての装置各部の状態を表わしたトレースデータ
のうちの１組をマイクロ命令ごとに選択するセレクタ
と、 このセレクタによって選択されたトレースデータを格納
するトレースデータ格納領域と、 前記マイクロ命令ごとにその実行アドレスを格納するマ
イクロ命令アドレス格納領域とを具備することを特徴と
するハードウェアトレーサ回路。 - 【請求項２】 前記トレースデータ格納領域およびマイ
クロ命令アドレス格納領域からなるトレースメモリがリ
ングバッファで構成されていることを特徴とする請求項
１記載のハードウェアトレーサ回路。 - 【請求項３】 前記トレースメモリが大規模集積回路内
に収容されていることを特徴とする請求項２記載のハー
ドウェアトレーサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209249A JPH0546440A (ja) | 1991-08-21 | 1991-08-21 | ハードウエアトレーサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209249A JPH0546440A (ja) | 1991-08-21 | 1991-08-21 | ハードウエアトレーサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546440A true JPH0546440A (ja) | 1993-02-26 |
Family
ID=16569831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209249A Pending JPH0546440A (ja) | 1991-08-21 | 1991-08-21 | ハードウエアトレーサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524274A (ja) * | 2003-06-24 | 2007-08-23 | メンター グラフィックス コーポレーション | データのコンパクト化およびピン割当て |
-
1991
- 1991-08-21 JP JP3209249A patent/JPH0546440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524274A (ja) * | 2003-06-24 | 2007-08-23 | メンター グラフィックス コーポレーション | データのコンパクト化およびピン割当て |
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