JPH0546655A

JPH0546655A - ベクトル演算処理装置の演算制御方式

Info

Publication number: JPH0546655A
Application number: JP3201739A
Authority: JP
Inventors: Koji Kuroda; 浩二黒田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-12
Filing date: 1991-08-12
Publication date: 1993-02-26
Anticipated expiration: 2013-07-02
Also published as: JP2771912B2

Abstract

(57)【要約】【目的】本発明はベクトル演算処理装置の演算制御方
式に関し、各演算器のデータを或る演算器に転送する時
間を短縮するよう改良した演算制御方式を提供すること
を目的とする。【構成】第１のオペランドを入力するレジスタＲ１３
を設け、前記レジスタＲ１３をｍ分割したレジスタのそ
れぞれに後段の演算器からのｋバイトデータの入力を可
能とし、第２のオペランドと第１オペランドの演算結果
を受取るレジスタＲ６と、前記レジスタＲ６のｍ分割さ
れたデータと前記レジスタＲ１３のｋバイトデータのい
ずれかを選択するセレクタＳ３と、前記セレクタＳ３よ
りデータを入力するレジスタＲ７ｂとを備えた演算器を
複数個有するベクトル演算処理装置において、特定命令
によって、前記レジスタＲ１３へのタイミングを切替え
るタイミング切替手段Ａ１００と、前記レジスタＲ７ｂ
へのタイミングを切替えるタイミング切替手段Ｂ１０１
と、前記セレクタＳ３へのセレクト信号を切替えるセレ
クタ切替手段１０２と、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の演算器で構成され
るベクトル演算処理装置の演算制御方式に関する。

【０００２】

【従来の技術】従来例を図１０〜図１４を参照して説明
する。図１０は本発明および従来例に適用されるベクト
ル演算処理装置の構成図、図１１は同構成のベクトルレ
ジスタの具体例、図１２は従来例の演算器の構成図、図
１３は従来例の動作タイミングチャート、図１４は従来
例の演算器の構成案である。

【０００３】まず図１０を参照してベクトル演算処理装
置の構成を説明する。なお説明を容易にするため、図１
０では演算器が４である場合を示している。１１は演算
器であり、プロセッサ１５の命令に従って演算処理を実
行する。１３はベクトルレジスタであり、演算器１１で
演算処理するデータが記録される。１４はシステムバス
である。また、１２は隣れる演算器にデータを転送する
バスである。

【０００４】また、ベクトルレジスタ１３は、図１１に
示すように、ＸアドレスとＹアドレスに対応するメモリ
で構成され、ＸアドレスのレジスタはＸアドレスに対応
する演算器とアクセスされる。ベクトル演算処理装置に
おいては、各種の演算処理が行なわれるが、処理結果の
総和を求める処理も頻繁に行なわれる。すなわち、図１
１で示されるデータＤ ₀−０〜Ｄ₃−４の、例えば、全
てのデータの和を求める処理が頻繁に行なわれる。この
場合、各演算器は各演算器と接続されているベクトルレ
ジスタ１３の対応するＸアドレスに対するデータの和を
求める。すなわち、演算器１１−３はＸアドレスからで
あるデータＤ₃−０〜Ｄ₃−４の和を求める。その後、
各演算器で求めた和は、隣れる演算器にデータを転送す
るバス１２を介して演算器１１−０に転送され、演算器
１１−０で総和処理が実行される。本発明は総和演算処
理実行時の演算制御方式に関するものである。

【０００５】つぎに、従来の各演算器の構成例を図１２
を参照して説明する。Ｒ１３，Ｒ１４，Ｒ２５，Ｒ５，
Ｒ６およびＲ７はｋバイトのデータｍ個が記録できるレ
ジスタである。すなわち、８ｋｍビットのデータを記録
できるレジスタである。しかし以後説明を容易にするた
め、以ってｋ＝１，ｍ＝４として説明を行なう。

【０００６】また、Ｓ１，Ｓ２およびＳ３はセレクタで
あり、レジスタに入力するデータをセレクトする。ベク
トルレジスタ１３と演算器１１間にｋｍバイトのデータ
受渡を行うが、隣れる演算器にデータを転送するバス１
２はｋバイトの専用バスとなっており、このため、レジ
スタＲ１３はｋｍバイトのメモリを分割してｋバイトｍ
個で構成してデータを格納できるようになっている。

【０００７】また、レジスタＲ７はレジスタＲ６の上位
（ｍ−１）ｋバイトのデータを格納するレジスタＲ７ａ
とセレクトＳ３よりのｋバイトのデータを格納するレジ
スタＲ７ｂに分割して構成されている。セレクタＳ３は
レジスタＲ６のｋｍバイトのデータをｋバイトｍ個に分
割し、分割されたｋバイトのデータとレジスタＲ１３の
よりｋバイトのデータのうちの一つを選択し、レジスタ
Ｒ７ｂへ出力する。

【０００８】また、１は算術論理ユニット（ＡＬＵ）で
ある。つぎに、図１１で示したベクトルレジスタに格納
されているデータの総和を求める演算処理を、図１３で
示す動作タイミングチャートにしたがって説明する。ま
ず、ＣＰＵ１５は全演算器に対して各演算器に接続され
ているベクトルレジスタ１２に記録されているデータの
加算命令を送出し、各演算器は加算処理を実行する。図
１３では演算器０で代表して加算処理を示している。

【０００９】ＣＰＵ１５よりの加算命令を受けると、演
算器０の時間Ｔ₀よりＴ₄で順次図１１に示すベクトル
レジスタのデータＤ₀−０〜Ｄ₀−４をリードし、レジ
スタＲ１３に格納、次のタイミングでレジスタＲ１４に
移す（Ｔ₁〜Ｔ₅）。また、次のタイミングではレジス
タＲ２４をＲ１４のデータ加算をＡＬＵ１で行い、結果
をレジスタＲ５に格納する（Ｔ₂〜Ｔ₆）。また、次の
タイミングではレジスタＲ５のデータをレジスタＲ２４
に移す（Ｔ₃〜Ｔ₆）。なお、ＡＬＵ１での加算におい
て、最初と第２回においてはレジスタＲ２４のデータ
（Ｔ₁およびＴ₂時）は０にセットされている。

【００１０】したがって、時間Ｔ₆においてレジスタＲ
５にはデータＤ₀−０，Ｄ₀−２およびＤ₀−４の加算
結果が、またレジスタＲ２４にはデータＤ₀−１および
Ｄ₀３の加算結果が格納されている。時間Ｔ₇ではレジ
スタＲ₅のデータがレジスタＲ１４に移され、次の時間
Ｔ₈でレジスタＲ₅とＲ１４のデータが加算されてレジ
スタＲ₅に格納され、次のＴ ₉でレジスタＲ２４に移さ
れる。

【００１１】なお、演算器０以外の演算器でも同様な加
算処理が同時に実行されるが、時間Ｔ₉でレジスタＲ５
のデータはレジスタＲ６に移される。各演算器での加算
処理が終了するとＣＰＵは各演算器での加算結果の総和
を求める命令が送出され、各演算器は総和終了を開始す
る。

【００１２】まず、演算器１が処理を開始し、レジスタ
Ｒ６の４個に分割（ｍ＝４）されたｋバイトデータを順
次レジスタＲ７ｂに移す（Ｔ₁₀〜Ｔ₁₃）。また次のタイ
ミングでレジスタＲ７ｂのデータは専用バス１２−１を
使用して演算器０のレジスタＲ１３に転送する（Ｔ₁₁〜
Ｔ₁₄）。すなわち、Ｔ₁₄で演算器１のレジスタＲ６に格
納されている加算データは演算器０のレジスタＲ１３に
移されたことになる。

【００１３】演算器０では時間Ｔ₁₅でレジスタＲ１３の
データをレジスタＲ１４に移し、Ｔ ₁₆で演算器０の加算
データを格納しているレジスタＲ２４との加算が行なわ
れレジスタＲ５に記録される。レジスタＲ５のデータは
次の加算のためにＴ₁₇でレジスタ２４に移される。

【００１４】以上の動作と並行して、演算器２では時間
Ｔ₁₂〜Ｔ₁₅でレジスタＲ６のデータをレジスタＲ７ｂに
移し、次のタイミングで順次演算器１のレジスタＲ１３
の最下位のｋバイトを格納するレジスタに移される（Ｔ
₁₃〜Ｔ₁₆）。また、次のタイミングでレジスタＲ１３の
最下位バイト格納メモリに格納された演算器２よりのデ
ータはセレクタ３を通ってレジスタＲ７ｂに（Ｔ₁₄〜Ｔ
₁₇）、また次のタイミングで演算器０のレジスタＲ１３
に移され（Ｔ₁₅〜Ｔ₁₈）、演算器１との加算で説明した
と同様の加算処理が実行される。

【００１５】演算器３の動作も時間Ｔ₁₄より開始され、
演算器２で説明したと同様な動作を行い、演算器２およ
び１のレジスタＲ１３およびＲ７ｂを通って演算器０の
レジスタＲ１３に転送され、Ｔ₂₄でレジスタＲ５で総和
が格納され、以下レジスタＲ６およびＲ７に移され時間
Ｔ₂₆で総和加算処理は終了する。

【００１６】以上説明した従来例の構成は演算器が４個
であったが、一般的ベクトル演算処理装置においては更
に多くの演算器で構成される。演算器数が多くなると、
各演算器より演算器０へデータを転送するに要する時間
（図１３のＴ₉〜Ｔ₂₂）が長くなり、この転送時間を短
かくするために、図１４で示す構成案も考えられる。す
なわち、データ転送に関与するレジスタＲ１３およびＲ
７ｂを高速で動作するレジスタＦＲおよびＴＲに分離し
て構成させる案も考えられる。

【００１７】

【発明が解決しようとする課題】前述したように、従来
のベクトル演算処理装置におけるベクトルレジスタに記
録されているデータの総和を求める処理において、各演
算器の加算結果を総和を求める演算器へのデータ転送に
要する時間が非常に長時間を必要とした。

【００１８】また、この転送時間を短かくするために、
データ転送に関与するレジスタを高速で動作するレジス
タに分離して構成する案も考えられるが、この場合は、
分離構成させるために物量が多くなり複雑かつ高価とな
る。本発明は各演算器のデータを或る演算器に転送する
データ転送時間を短かくするよう改良したベクトル演算
処理装置の演算制御方式を提供することを目的とする。

【００１９】

【課題を解決するための手段】前述の課題を解決するた
めに本発明が採用した手段を図１を参照して説明する。
図１は本発明の原理図である。少なくとも、ベクトルレ
ジスタからの第１のオペランドを入力するレジスタＲ１
３を設け、前記レジスタＲ１３をｍ分割したレジスタの
それぞれに後段の演算器からのＫバイトデータの入力を
可能とし、第２のオペランドと前記レジスタＲ１３との
データに対する演算結果を受取るレジスタＲ６と、前記
レジスタＲ６のｍ分割されたデータと前記レジスタＲ１
３のｋバイトデータのいずれかを選択するセレクタＳ３
と、前記レジスタＲ６よりのｋ（ｍ−１）バイトデータ
を入力するレジスタＲ７ａと前記セレクタＳ３よりｋバ
イトデータを入力するレジスタＲ７ｂに分割して構成さ
れるレジスタＲ７とを備えた演算器を複数個有するベク
トル演算処理装置において、特定命令によって、前記レ
ジスタＲ１３へのタイミングを切替えるタイミング切替
手段Ａ１００と、前記レジスタＲ７ｂへのタイミングを
切替えるタイミング切替手段Ｂ１０１と、前記セレクタ
Ｓ３へのセレクタ信号を切替えるセレクタ切替手段１０
２と、を備える。

【００２０】

【作用】ベクトル演算処理装置のＣＰＵよりの特定命令
によって、タイミング切替手段Ａ１００，タイミング切
替手段Ｂ１０１およびセレクタ切替手段１０２が動作を
開始し、タイミング切替手段Ａ１００によってレジスタ
Ｒ１３を、またタイミング切替手段Ｂ１０１によってレ
ジスタＲ７ｂを高速で動作させ、セレクタ切替手段１０
２によってセレクタＳ３が高速でセレクトされる信号を
送出してセレクタを切替える。

【００２１】以上のように、ＣＰＵからの特定命令によ
って、後段の演算器より前段の演算器へのデータ転送に
関与するレジスタおよびセレクタが高速で動作するた
め、データ転送時間を非常に短かくすることができる。

【００２２】

【実施例】本発明の一実施例を図２〜図９を参照して説
明する。図２は本発明の実施例の構成、図３は同実施例
のタイミング制御信号発生回路の具体例、図４は同実施
例のタイミング切替回路Ａの具体例、図５は同実施例の
タイミング切替回路Ｂの具体例、図６は同実施例のセレ
クト信号発生回路の具体例、図７は同実施例のセレクタ
切替回路の具体例、図８は同実施例の動作タイミングチ
ャート、図９は同実施例のタイミングチャートである。

【００２３】図２において、レジスタＲ１３，Ｒ１４，
Ｒ２４，Ｒ５，Ｒ６，Ｒ７，セレクタＳ１，Ｓ２，Ｓ３
およびＡＬＵ１については図１２で説明したとおりであ
り、タイミング切替手段Ａ１００、タイミング切替手段
Ｂ１０１およびセレクタ切替手段１０２は図１で説明し
たとおりである。

【００２４】実施例では、タイミング切替手段Ａ１００
はカウンタ（Ｆｃ）２、タイミング制御信号発生回路３
および切替回路Ａ４で構成され、タイミング切替手段Ｂ
１０１はタイミング切替回路Ｂ５で、またセレクタの切
替手段１０１はセレクト信号発生回路６およびセレクタ
切替回路７で構成される。

【００２５】タイミング制御信号発生回路３は、図３に
示すように、オア回路３１ａ〜ｆおよびアンド回路３２
ａ〜ｅで構成される。オア回路に入力される信号Ｆｃｎ
のｎはカウンタ（Ｆｃ）２のカウント値ｎに対応し、カ
ウント値がｎのとき「１」が入力される。また、アンド
回路への入力「＋演算器０」および「−演算器０」は演
算器０に対応する入力端子にそれぞれ「１」および
「０」を入力し、その他の演算器では演算器０と逆の信
号を入力する。すなわち「１」には「０」を、「０」に
は「１」を入力する。また「ＳＩＧ」については後で説
明する。

【００２６】タイミング切替回路Ａ４は、図４で示され
るように、アンド回路４１ａ〜ｆおよびオア回路４２ａ
〜ｄで構成される。カウンタ（Ｆｃ）２のカウント値が
０のときはアンド４１ｆの出力は正規タイミング、アン
ド４１ｅが「０」となり、オア回路４２ａ〜ｄの出力に
は正規タイミングによる信号が出力され、レジスタＲ１
３のライトタイミングが供給される。Ｆｃ２のカウント
値が０以外のときは、前記タイミング制御信号発生回路
３よりの制御信号（Ｒ１３−０〜−３制御）にもとづい
て、倍クロックのタイミングでレジスタＲ１３−０〜−
３にライトタイミングが供給される。

【００２７】タイミング切替回路Ｂ５は、図５に示すよ
うに、アンド回路５１ａおよびＢ、オア回路５２で構成
される。したがって、レジスタＲ７ａへのライトタイミ
ングは変更ないが、レジスタＲ７ｂへのライトタイミン
グは前記タイミング制御信号発生回路３よりのＲ７ｂ制
御信号にもとづいて、正規タイミングと倍クロック信号
の切替えが行なわれる。

【００２８】セレクト信号発生回路６は、図６に示すよ
うに、アンド回路６１ａ〜ｃ、Ｒｓフリップフロップ６
２、カウンタ６３および５デコーダ６４で構成される。
アンド回路６１ａに入力されるＦｃ（ｎ）はセレクト信
号発生回路６が実装されている演算器の番号ｎに対応さ
せ、カウンタ（Ｆｃ）２のカウント値がｎのとき「１」
が入力されて、ＲＳ−ＦＦ６２をセットし、倍クロック
でカウンタ６３の計数を開始する。５デコーダ６４はカ
ウンタ６３のカウント値が５になったことを検出し、ア
ンド回路６１ｃよりカウンタ６３に入力される倍クロッ
ク信号の通過を阻止する。したがって、カウンタ６３よ
り出力される信号Ｓ３制御は０〜５の値を取る。また、
ＲＳ−ＦＦ６２およびカウンタ６３はカウンタ（Ｆｃ）
２のカウント値７でリセットされて０になる。

【００２９】セレクタ切替回路７は、図７に示すよう
に、アンド回路７１ａおよびｂとオア回路７２で構成さ
れる。セレクタＳ３へのセレクタ信号はセレクト端子番
号に対応した数値信号でできており、この数値信号の数
値をセレクトＳ３内の図示しないデコーダがデコードし
て対応する端子をセレクトする。カウンタ（Ｆｃ）２の
カウント値が０のときは、正規の制御信号がセレクタＳ
３に加えられ、カウンタ（Ｆｃ）２のカウント値が０以
外のときは、前記セレクト信号発生回路６よりの出力で
あるＳ３制御信号がセレクタＳ３に加えられる。

【００３０】つぎに、実施例の動作を、従来例で説明し
たベクトルレジスタの総和を求める処理と同様な処理に
ついて図８および９を参照してその動作を説明する。図
８において、時間Ｔ₀〜Ｔ₈は従来例の図１３で説明し
たと同様に各演算器でそれぞれのベクトルレジスタのデ
ータ加算が実行される。また、時間Ｔ₉〜Ｔ ₁₅は図１３
で説明したタイミングの２倍のタイミングで、各演算器
で加算され、レジスタＲ６に記録されているデータが順
次後段より前段の演算器に転送され、演算器０で総和が
求められる。また、時間Ｔ₁₆〜Ｔ₁₉は従来例の図１３で
説明した時間Ｔ₂₃〜Ｔ₂₆と同様の処理が行なわれる。

【００３１】時間Ｔ₉〜Ｔ₁₅の倍クロックでのデータ転
送の開始はカウンタ（Ｆｃ）２のカウント開始によって
始められる。カウンタ（Ｆｃ）２はカウント値７で繰返
えされ、そのカウント開始はＣＰＵ１５よりの命令によ
ってカウントを開始する。ＣＰＵは各演算器で、それぞ
れベクトルレジスタ１３のデータの加算が終了（Ｔ₈）
すると、各演算器の加算結果の総和を求める命令を指令
する。この命令によって、カウント（Ｆｃ）２はカウン
トを開始する（Ｔ₉）。

【００３２】図９において、正規クロックは演算器が通
常動作しているクロックタイミングであり、倍クロック
は正規クロック周波数の２倍の周波数のクロックタイミ
ング、またＳＩＧは正規クロックに対するデュティ５０
％のパルスで、実線の期間出力を「１」にする。

【００３３】まず、演算器０のタイミング制御信号発生
回路３の動作について説明する。演算器０に対しては図
３のアンド回路３２ａ〜ｄに入力される信号「＋演算器
０」は「１」が、アンド回路３２ｅには「０」が入力さ
れるため、アンド回路３２ａの出力（Ｒ１３−０制御）
には、カウンタ（Ｆｃ）のカウント値が１，３および５
と信号ＳＩＧとのアンドがとられた期間パルスが出力さ
れる。また、以外同様に、アンド回路３２ｂおよびｃと
オア回路３１ｅに、それぞれ図９に示したＲ１３−１〜
−３制御で示されるパルスが出力される。

【００３４】また、演算器０以外の演算器は、前述した
ように、「＋演算器０」に「０」，「−演算器０」に
「１」が入力されるため、アンド回路３２ａ〜ｃに対応
する出力（Ｒ１３−０〜−２）にはパルスが送出され
ず、オア回路３１ｅのみにカウンタ（Ｆｃ）のカウント
値２〜６の期間「１」のＲ１３−３制御で示すパルスを
出力する。

【００３５】また、レジスタＲ７ｂへの制御信号Ｒ７ｂ
制御は全ての演算器でカウンタ（Ｆｃ）のカウント値が
１〜７まで「１」が出力される。このようにして発生さ
れたＲ１３−０〜−３制御信号はタイミング切替回路Ａ
４に入力され、前述したようにレジスタＲ１３へのデー
タライトタイミングを２倍にして動作させ、また、Ｒ７
ｂ制御信号はタイミング切替回路Ｂ７に入力され、前述
したようにレジスタＲ７ｂへのデータライトタイミング
を２倍にして動作させる。

【００３６】また、セレクタ信号発生回路６では、カウ
ンタ（Ｆｃ）のカウント値が演算器の番号ｎに対応する
値と一致したときＳＲ−ＦＦ６２がセットされ、図６で
示すカウンタ６２が倍クロックでカウントを開始する。
したがって、例えば、演算器３のセレクタ信号発生回路
６はカウンタ（Ｆｃ）２のカウント値が１よりカウント
を倍クロックで開始し、カウント値が５で停止する。ま
た、カウンタ（Ｆｃ）のカウント値が７のときリセット
されて０となる。カウンタ６３より出力されるＳ３制御
信号はセレクタ切替回路７に入力され、セレクタＳ３を
高速で対応する番号の端子をセレクトし、レジスタＲ７
ｂへデータを出力する。

【００３７】以上説明した動作が行なわれることによ
り、従来例では図１３に示すように時間Ｔ₉〜Ｔ₂₂まで
要した各演算より演算器０へのデータ転送が、図８で示
すように時間Ｔ₉〜Ｔ₁₄で完了し、処理時間を非常に短
かくすることができる。なお、以上説明した実施例にお
いては演算器の数を４個としたが、個数を４個と限定す
るものではなく、本発明は複数個の演算器に適用され
る。

【００３８】また、以上、本発明の一実施例について説
明したが、本発明はこの実施例に限定されるものではな
く、その発明の主旨に従った各種変形が可能である。

【００３９】

【発明の効果】以上説明したように、本発明によれば次
の効果が得られる。ＣＰＵからの特定命令によって、後
段の演算器より前段の演算器へのデータ転送に関与する
レジスタおよびセレクタが高速で動作するため、データ
転送時間を非常に短かくすることができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例の構成図である。

【図３】同実施例のタイミング制御信号発生回路の具体
例である。

【図４】同実施例のタイミング切替回路Ａの具体例であ
る。

【図５】同実施例のタイミング切替回路Ｂの具体例であ
る。

【図６】同実施例のセレクト信号発生回路の具体例であ
る。

【図７】同実施例のセレクタ切替回路の具体例である。

【図８】同実施例の動作タイミングチャートである。

【図９】同実施例のタイミングチャートである。

【図１０】本発明および従来例が適用されるベクトル演
算処理装置の構成図である。

【図１１】ベクトルレジスタの具体例である。

【図１２】従来例の演算器の構成図である。

【図１３】従来の動作タイミングチャートである。

【図１４】従来例の演算器構成案である。

【符号の説明】

１００タイミング切替手段Ａ１０１タイミング切替手段Ｂ１０３セレクタ切替手段１算術論理ユニット（ＡＬＵ）２カウンタ（Ｆｃ）３タイミング制御信号発生回路４タイミング切替回路Ａ５タイミング切替回路Ｂ６セレクト信号発生回路７セレクタ切替回路１１演算器１２専用バス１３ベクトルレジスタ１４システムバス１５プロセッサ（ＣＰＵ）３１，４２，５２，７２オア回路３２，４１，５１，６１，７１アンド回路６２ＲＳフリップフロップ（ＲＳ−ＦＦ）６３カウンタ６４５デコーダＲ１３，Ｒ１４，Ｒ２４，Ｒ５，Ｒ６，Ｒ７，ＦＲ，Ｔ
ＲレジスタＳ１，Ｓ２，Ｓ３セレクタ

Claims

【特許請求の範囲】

【請求項１】少なくとも、ベクトルレジスタからの第
１のオペランドを入力するレジスタＲ１３を設け、前記
レジスタＲ１３をｍ分割したレジスタのそれぞれに後段
の演算器からのｋバイトデータの入力を可能とし、第２
のオペランドと前記レジスタＲ１３とのデータに対する
演算結果を受取るレジスタＲ６と、前記レジスタＲ６の
ｍ分割されたデータと前記レジスタＲ１３のｋバイトデ
ータのいずれかを選択するセレクタＳ３と、前記レジス
タＲ６よりのｋ（ｍ−１）バイトデータを入力するレジ
スタＲ７ａと前記セレクタＳ３よりｋバイトデータを入
力するレジスタＲ７ｂに分割して構成されるレジスタＲ
７とを備えた演算器を複数個有するベクトル演算処理装
置において、特定命令によって、前記レジスタＲ１３へのタイミングを切替えるタイミン
グ切替手段Ａ１００と、前記レジスタＲ７ｂへのタイミングを切替えるタイミン
グ切替手段Ｂ１０１と、前記セレクタＳ３へのセレクト信号を切替えるセレクタ
切替手段１０２と、を備えたことを特徴とするベクトル
演算処理装置の演算制御方式。
【請求項２】前記特定命令が、各演算器のデータを最
前段の演算器へ転送させる命令であることを特徴とする
請求項１記載のベクトル演算処理装置の演算制御方式。