JPH1083381A - 信号処理装置 - Google Patents
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- JPH1083381A JPH1083381A JP8236316A JP23631696A JPH1083381A JP H1083381 A JPH1083381 A JP H1083381A JP 8236316 A JP8236316 A JP 8236316A JP 23631696 A JP23631696 A JP 23631696A JP H1083381 A JPH1083381 A JP H1083381A
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Abstract
(57)【要約】
【課題】 ＳＩＭＤ方式による複数のプロセッサエレメ
ントを用い、従来１サイクルに１ビットの演算しかでき
なかったものを、回路増加を少なくして、１サイクルに
複数ビットの演算を可能にする信号処理装置を提供す
る。 【解決手段】 複数のプロセッサエレメント１と、命令
を解読して複数のプロセッサエレメント１を制御するプ
ログラム制御部２０とを備えている。プロセッサエレメ
ント１は入力されたデータを複数格納するレジスタファ
イル２、３と、レジスタファイル２、３から読み出した
複数ビットからなる２つの読み出しデータをそれぞれ格
納し、並び換えて出力する入力データラッチ５、６と、
入力データラッチ５、６の出力の各ビット毎に並列に演
算する複数のＡＬＵ８、９ている。さらに複数ビットの
演算結果を出力する演算手段４と、演算手段４の複数ビ
ットの出力を格納し、並び換えてレジスタファイル２、
３へ出力する出力データラッチ７とを備えている。
ントを用い、従来１サイクルに１ビットの演算しかでき
なかったものを、回路増加を少なくして、１サイクルに
複数ビットの演算を可能にする信号処理装置を提供す
る。 【解決手段】 複数のプロセッサエレメント１と、命令
を解読して複数のプロセッサエレメント１を制御するプ
ログラム制御部２０とを備えている。プロセッサエレメ
ント１は入力されたデータを複数格納するレジスタファ
イル２、３と、レジスタファイル２、３から読み出した
複数ビットからなる２つの読み出しデータをそれぞれ格
納し、並び換えて出力する入力データラッチ５、６と、
入力データラッチ５、６の出力の各ビット毎に並列に演
算する複数のＡＬＵ８、９ている。さらに複数ビットの
演算結果を出力する演算手段４と、演算手段４の複数ビ
ットの出力を格納し、並び換えてレジスタファイル２、
３へ出力する出力データラッチ７とを備えている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプログラムに従って
ビデオ信号などをデジタル処理する信号処理装置に関す
る。
ビデオ信号などをデジタル処理する信号処理装置に関す
る。
【０００２】
【従来の技術】テレビ信号などのビデオ信号をデジタル
処理するプログラマブルな信号処理装置として、１ビッ
トＡＬＵ（算術論理演算装置）を１ラインの画素数設
け、同一の命令で１ラインの全画素のデータに対して同
時に同じ処理を行うＳＩＭＤ(Single Instruction-stre
am Multiple Data-stream)方式の信号処理装置が知られ
ている（例えば、「Jim Childers, et al "SVP: Serial
Video Processor", IEEECustom Integrated Circuits
Conference 17.3 , 1990」などに開示されているプロセ
ッサ）。
処理するプログラマブルな信号処理装置として、１ビッ
トＡＬＵ（算術論理演算装置）を１ラインの画素数設
け、同一の命令で１ラインの全画素のデータに対して同
時に同じ処理を行うＳＩＭＤ(Single Instruction-stre
am Multiple Data-stream)方式の信号処理装置が知られ
ている（例えば、「Jim Childers, et al "SVP: Serial
Video Processor", IEEECustom Integrated Circuits
Conference 17.3 , 1990」などに開示されているプロセ
ッサ）。
【０００３】図８にこの従来の信号処理装置のブロック
図を示す。図８において、５０はプロセッサエレメント
であり、１ラインの画素数（Ｎ個）備えられている。５
６はプログラム制御部であり、命令をデコードしてＮ個
のプロセッサエレメント５０の制御を行う。プロセッサ
エレメント５０は、１ビットＡＬＵ５３と２つのレジス
タファイル５１、５２から構成される。１ラインの画素
データはＮ個のプロセッサエレメント５０のレジスタフ
ァイル５１、５２に格納され、各プロセッサエレメント
５０は、２つのレジスタファイル５１、５２からそれぞ
れ１ビットのデータを読み出し、ＡＬＵ５３により１ビ
ットの演算を実行し、演算結果のデータ５４をレジスタ
ファイル５１、５２のいずれかへ格納する。複数ビット
からなるデータの加算を行う場合、最下位のビットから
１ビットずつシリアルに演算を行い、キャリー出力５５
は次のビットの演算に用いられる。全プロセッサエレメ
ント５０にはプログラム制御部５６より同一の制御信号
が与えられるので、１ラインの全画素データに対して同
じ１ビットの処理が行われる。この１ビットの処理を繰
り返し実行することにより、フィルタ処理など必要な処
理を実現する。
図を示す。図８において、５０はプロセッサエレメント
であり、１ラインの画素数（Ｎ個）備えられている。５
６はプログラム制御部であり、命令をデコードしてＮ個
のプロセッサエレメント５０の制御を行う。プロセッサ
エレメント５０は、１ビットＡＬＵ５３と２つのレジス
タファイル５１、５２から構成される。１ラインの画素
データはＮ個のプロセッサエレメント５０のレジスタフ
ァイル５１、５２に格納され、各プロセッサエレメント
５０は、２つのレジスタファイル５１、５２からそれぞ
れ１ビットのデータを読み出し、ＡＬＵ５３により１ビ
ットの演算を実行し、演算結果のデータ５４をレジスタ
ファイル５１、５２のいずれかへ格納する。複数ビット
からなるデータの加算を行う場合、最下位のビットから
１ビットずつシリアルに演算を行い、キャリー出力５５
は次のビットの演算に用いられる。全プロセッサエレメ
ント５０にはプログラム制御部５６より同一の制御信号
が与えられるので、１ラインの全画素データに対して同
じ１ビットの処理が行われる。この１ビットの処理を繰
り返し実行することにより、フィルタ処理など必要な処
理を実現する。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、各プロセッサエレメントにおいて１サイ
クルに１ビットの演算しかできず、処理能力が低いとい
う問題点を有していた。
うな構成では、各プロセッサエレメントにおいて１サイ
クルに１ビットの演算しかできず、処理能力が低いとい
う問題点を有していた。
【０００５】また、動作周波数は、動作速度の遅いレジ
スタファイルのアクセス速度によって制限を受け、処理
能力を上げるために動作周波数を高くすることが困難で
あるという問題点も有していた。
スタファイルのアクセス速度によって制限を受け、処理
能力を上げるために動作周波数を高くすることが困難で
あるという問題点も有していた。
【０００６】そこで、本発明は上記問題に鑑み、１サイ
クルに複数ビットの演算を行うことで処理能力を高くす
ることを目的とする。
クルに複数ビットの演算を行うことで処理能力を高くす
ることを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の信号処理装置は、複数のプロセッサエレメ
ントを備え、プロセッサエレメントは、レジスタファイ
ルと、レジスタファイルから読み出したデータを並び換
えて出力する第１および第２の入力データ保持手段と、
第１および第２の入力データ保持手段より与えられた複
数ビットのデータを複数の演算要素で並列に演算を行う
演算手段を備えたものである。
めに本発明の信号処理装置は、複数のプロセッサエレメ
ントを備え、プロセッサエレメントは、レジスタファイ
ルと、レジスタファイルから読み出したデータを並び換
えて出力する第１および第２の入力データ保持手段と、
第１および第２の入力データ保持手段より与えられた複
数ビットのデータを複数の演算要素で並列に演算を行う
演算手段を備えたものである。
【０００８】これにより、演算に用いるデータがレジス
タファイルの２つのデータにまたがる場合でも、１サイ
クルに複数ビットを演算を行う信号処理装置が得られ
る。
タファイルの２つのデータにまたがる場合でも、１サイ
クルに複数ビットを演算を行う信号処理装置が得られ
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１０】（実施の形態１）図１は実施の形態１にお
ける信号処理装置のブロック図を示す。
ける信号処理装置のブロック図を示す。
【００１１】図１において、１はプロセッサエレメント
であり、２０は与えられた命令を解読し、命令にしたが
って複数のプロセッサエレメント１を制御するプログラ
ム制御手段としてのプログラム制御部であり、信号処理
装置は、複数のプロセッサエレメント１とプログラム制
御部２０から構成される。
であり、２０は与えられた命令を解読し、命令にしたが
って複数のプロセッサエレメント１を制御するプログラ
ム制御手段としてのプログラム制御部であり、信号処理
装置は、複数のプロセッサエレメント１とプログラム制
御部２０から構成される。
【００１２】２および３は入力されたデータを複数格納
する手段としてのレジスタファイルであり、５および６
は、それぞれ、レジスタファイル２、３から読み出した
複数ビットからなるデータを格納し、並び換えて出力す
る入力データ保持手段としての入力データラッチであ
り、４は入力データラッチ５、６の出力の各ビット毎に
並列に演算し、複数ビットの演算結果を出力する演算手
段としての演算器であり、７は演算器４の複数ビットの
出力を格納し、並び換えてレジスタファイル２、３へ出
力する出力データ保持手段としての出力データラッチで
ある。
する手段としてのレジスタファイルであり、５および６
は、それぞれ、レジスタファイル２、３から読み出した
複数ビットからなるデータを格納し、並び換えて出力す
る入力データ保持手段としての入力データラッチであ
り、４は入力データラッチ５、６の出力の各ビット毎に
並列に演算し、複数ビットの演算結果を出力する演算手
段としての演算器であり、７は演算器４の複数ビットの
出力を格納し、並び換えてレジスタファイル２、３へ出
力する出力データ保持手段としての出力データラッチで
ある。
【００１３】プロセッサエレメント１は、レジスタファ
イル２、３と入力データラッチ５、６と演算器４と出力
データラッチ７から構成される。
イル２、３と入力データラッチ５、６と演算器４と出力
データラッチ７から構成される。
【００１４】レジスタファイル２および３は、それぞ
れ、プログラム制御部２０により指定される番地の２ビ
ットのデータを読み出して出力する。読み出される２ビ
ットのデータは、偶数番地と奇数番地の連続する番地の
データである。
れ、プログラム制御部２０により指定される番地の２ビ
ットのデータを読み出して出力する。読み出される２ビ
ットのデータは、偶数番地と奇数番地の連続する番地の
データである。
【００１５】入力データレジスタ５および６は、それぞ
れ、レジスタファイル２および３の２ビットの出力を取
り込み、出力する。必要な２ビットのデータが、レジス
タファイルから一度に読み出したデータに含まれる場合
は、そのデータを出力し、レジスタファイルから２回続
けて読み出す２つの２ビットデータにまたがる場合は、
その２つの２ビットデータを連結し、必要な部分を取り
出し、即ち、並び換えて出力する。入力データラッチ５
はラッチＬ０ａ、Ｌ０ｂ、Ｌ０ｃから構成され、入力デ
ータラッチ６はラッチＬ１ａ、Ｌ１ｂ、Ｌ１ｃから構成
される。
れ、レジスタファイル２および３の２ビットの出力を取
り込み、出力する。必要な２ビットのデータが、レジス
タファイルから一度に読み出したデータに含まれる場合
は、そのデータを出力し、レジスタファイルから２回続
けて読み出す２つの２ビットデータにまたがる場合は、
その２つの２ビットデータを連結し、必要な部分を取り
出し、即ち、並び換えて出力する。入力データラッチ５
はラッチＬ０ａ、Ｌ０ｂ、Ｌ０ｃから構成され、入力デ
ータラッチ６はラッチＬ１ａ、Ｌ１ｂ、Ｌ１ｃから構成
される。
【００１６】演算器４は、２つの演算要素としてのＡＬ
Ｕ８、９およびキャリー出力を保持するキャリー保持手
段としてのキャリー保持回路１０から構成され、入力デ
ータラッチ５および６から出力される２つの２ビットデ
ータに対して演算を行い、出力データラッチ７へ２ビッ
トの演算結果を出力する。演算器４により２ビットデー
タの加算を行う場合、ＡＬＵ８のキャリー出力１１がＡ
ＬＵ９のキャリー入力に与えられる。ＡＬＵ９のキャリ
ー出力１２はキャリー保持回路１０に与えられ、キャリ
ー保持回路１０に格納されたデータ１３はＡＬＵ８のキ
ャリー入力に与えられ、次のサイクルの演算に用いられ
る。
Ｕ８、９およびキャリー出力を保持するキャリー保持手
段としてのキャリー保持回路１０から構成され、入力デ
ータラッチ５および６から出力される２つの２ビットデ
ータに対して演算を行い、出力データラッチ７へ２ビッ
トの演算結果を出力する。演算器４により２ビットデー
タの加算を行う場合、ＡＬＵ８のキャリー出力１１がＡ
ＬＵ９のキャリー入力に与えられる。ＡＬＵ９のキャリ
ー出力１２はキャリー保持回路１０に与えられ、キャリ
ー保持回路１０に格納されたデータ１３はＡＬＵ８のキ
ャリー入力に与えられ、次のサイクルの演算に用いられ
る。
【００１７】このように構成された信号処理装置を用い
て、８ビットのデータ同士の加算を行う場合を説明す
る。
て、８ビットのデータ同士の加算を行う場合を説明す
る。
【００１８】まず、レジスタファイル２の１０番地から
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２０番地から２７番
地に格納されている８ビットのデータｒ１［２７：２
０］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図１と
図２を用いて説明する。
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２０番地から２７番
地に格納されている８ビットのデータｒ１［２７：２
０］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図１と
図２を用いて説明する。
【００１９】２つの８ビットのデータはそれぞれ、最下
位ビットから順に毎サイクル２ビットずつレジスタファ
イル２、３より読み出される。
位ビットから順に毎サイクル２ビットずつレジスタファ
イル２、３より読み出される。
【００２０】サイクル１でデータｒ０［１１：１０］と
ｒ１［２１：２０］が読み出される。サイクル２で、デ
ータｒ０［１０］、ｒ０［１１］はそれぞれ、入力デー
タラッチ５のラッチＬ０ａ、Ｌ０ｂに格納され、データ
ｒ１［２０］、ｒ１［２１］はそれぞれ、入力データラ
ッチ６のラッチＬ１ａ、Ｌ１ｂに格納され、そのまま、
演算器４に出力される。データｒ０［１０］とｒ１［２
０］はＡＬＵ８に与えられ、データｒ０［１１］とｒ１
［２１］はＡＬＵ９に与えられる。この場合、ＡＬＵ８
は最下位ビットの加算を行うので、ＡＬＵ８のキャリー
入力は０として加算が行われる。ＡＬＵ９はデータｒ０
［１１］とｒ１［２１］とＡＬＵ８のキャリー出力１１
を入力として加算を行う。サイクル３で、ＡＬＵ８およ
びＡＬＵ９の加算結果ｓ［０］、ｓ［１］はそれぞれ出
力データラッチ７のラッチＬ２ａ、Ｌ２ｂに格納され、
ＡＬＵ９のキャリー出力１２はキャリー保持回路１０に
格納される。出力データラッチ７に格納された２ビット
のデータはサイクル３でレジスタファイル２の１０番地
と１１番地に格納される。
ｒ１［２１：２０］が読み出される。サイクル２で、デ
ータｒ０［１０］、ｒ０［１１］はそれぞれ、入力デー
タラッチ５のラッチＬ０ａ、Ｌ０ｂに格納され、データ
ｒ１［２０］、ｒ１［２１］はそれぞれ、入力データラ
ッチ６のラッチＬ１ａ、Ｌ１ｂに格納され、そのまま、
演算器４に出力される。データｒ０［１０］とｒ１［２
０］はＡＬＵ８に与えられ、データｒ０［１１］とｒ１
［２１］はＡＬＵ９に与えられる。この場合、ＡＬＵ８
は最下位ビットの加算を行うので、ＡＬＵ８のキャリー
入力は０として加算が行われる。ＡＬＵ９はデータｒ０
［１１］とｒ１［２１］とＡＬＵ８のキャリー出力１１
を入力として加算を行う。サイクル３で、ＡＬＵ８およ
びＡＬＵ９の加算結果ｓ［０］、ｓ［１］はそれぞれ出
力データラッチ７のラッチＬ２ａ、Ｌ２ｂに格納され、
ＡＬＵ９のキャリー出力１２はキャリー保持回路１０に
格納される。出力データラッチ７に格納された２ビット
のデータはサイクル３でレジスタファイル２の１０番地
と１１番地に格納される。
【００２１】サイクル２でｒ０［１３：１２］とｒ１
［２３：２２］が読み出され、それぞれ、入力データラ
ッチ５、６に格納され、サイクル３で演算器４に与えら
れる。ＡＬＵ８はｒ０［１２］とｒ１［２２］とキャリ
ー保持回路１０の出力１１、すなわち、ｒ０［１１］と
ｒ１［２１］の加算のキャリー出力の値ｃｙ［１］を入
力として加算を行う。ＡＬＵ９はデータｒ０［１３］と
ｒ１［２３］とＡＬＵ８のキャリー出力１１を入力とし
て加算を行う。サイクル４で、ＡＬＵ８およびＡＬＵ９
の加算結果ｓ［２］、ｓ［３］はそれぞれ、出力データ
ラッチ７のラッチＬ２ａ、Ｌ２ｂに格納され、ＡＬＵ９
のキャリー出力１２はキャリー保持回路１０に格納され
る。出力データラッチ７に格納された２ビットのデータ
はサイクル５でレジスタファイル２の１２番地と１３番
地に格納される。
［２３：２２］が読み出され、それぞれ、入力データラ
ッチ５、６に格納され、サイクル３で演算器４に与えら
れる。ＡＬＵ８はｒ０［１２］とｒ１［２２］とキャリ
ー保持回路１０の出力１１、すなわち、ｒ０［１１］と
ｒ１［２１］の加算のキャリー出力の値ｃｙ［１］を入
力として加算を行う。ＡＬＵ９はデータｒ０［１３］と
ｒ１［２３］とＡＬＵ８のキャリー出力１１を入力とし
て加算を行う。サイクル４で、ＡＬＵ８およびＡＬＵ９
の加算結果ｓ［２］、ｓ［３］はそれぞれ、出力データ
ラッチ７のラッチＬ２ａ、Ｌ２ｂに格納され、ＡＬＵ９
のキャリー出力１２はキャリー保持回路１０に格納され
る。出力データラッチ７に格納された２ビットのデータ
はサイクル５でレジスタファイル２の１２番地と１３番
地に格納される。
【００２２】残りのデータｒ０［１７：１４］とｒ１
［２７：２４］について、同様の処理を繰り返す。
［２７：２４］について、同様の処理を繰り返す。
【００２３】最後にＡＬＵ９がデータｒ０［１７］とｒ
１［２７］に対して行った加算のキャリー出力ｃｙ
［７］はキャリー保持回路１０に格納され、次のサイク
ルに、ＡＬＵ８に与えられ、他の入力を０として加算
し、結果のデータ、即ち、キャリー保持回路１０の出力
と同じ値を出力データラッチ７に出力する。出力データ
ラッチ７に格納された１ビットのデータｓ［８］は、レ
ジスタファイル２の１８番地に格納される。
１［２７］に対して行った加算のキャリー出力ｃｙ
［７］はキャリー保持回路１０に格納され、次のサイク
ルに、ＡＬＵ８に与えられ、他の入力を０として加算
し、結果のデータ、即ち、キャリー保持回路１０の出力
と同じ値を出力データラッチ７に出力する。出力データ
ラッチ７に格納された１ビットのデータｓ［８］は、レ
ジスタファイル２の１８番地に格納される。
【００２４】以上のようにして、８ビットのデータｒ０
［１７：１０］とデータｒ１［２７：２０］を２ビット
ずつ加算することができる。
［１７：１０］とデータｒ１［２７：２０］を２ビット
ずつ加算することができる。
【００２５】次に、レジスタファイル２の１０番地から
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２１番地から２８番
地に格納されている８ビットのデータｒ１［２８：２
１］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図１と
図３を用いて説明する。これは、必要な２ビットのデー
タがレジスタファイル上の２つの２ビットデータにまた
がっている場合である。
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２１番地から２８番
地に格納されている８ビットのデータｒ１［２８：２
１］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図１と
図３を用いて説明する。これは、必要な２ビットのデー
タがレジスタファイル上の２つの２ビットデータにまた
がっている場合である。
【００２６】データｒ０［１７：１０］の最下位の２ビ
ットｒ０［１１：１０］は一度に読み出せるが、レジス
タファイル３のデータのｒ１［２８：２１］の最下位の
２ビットｒ１［２２：２１］は一度に読み出せない。従
って、最初の演算は、ｒ０［１０］とｒ１［２１］の１
ビットの加算を行い、以降、２ビットずつの加算を行
う。まず、サイクル１で、ｒ０［１１：１０］とｒ１
［２１：２０］が読み出される。最初の１ビットの加算
はＡＬＵ９で行われるので、入力データラッチ５でデー
タの並べ換えが行われる。すなわち、レジスタファイル
２から読み出された２ビットのデータのうち、ｒ０［１
０］はラッチＬ０ｂに、ｒ０［１１］はラッチＬ０ｃに
格納される。入力データラッチ６はｒ１［２０］、ｒ１
［２１］をそのまま、それぞれラッチＬ１ａ、Ｌ１ｂに
格納して演算器４へ出力する。サイクル２で、ＡＬＵ９
はｒ０［１０］とｒ１［２１］を入力とし、キャリー入
力を０として加算を行う。ＡＬＵ８の演算は無視され
る。ここで、１ビットの演算結果ｓ［０］が得られる
が、レジスタファイル２へは２ビットまとめて格納する
ため、この演算結果ｓ［０］を一旦保持し、次の演算結
果と連結する。このため、加算結果ｓ［０］をサイクル
３で出力データラッチ７のラッチＬ２ｃに格納する。同
時に、キャリー出力ｃｙ［０］をキャリー保持回路１０
に格納する。
ットｒ０［１１：１０］は一度に読み出せるが、レジス
タファイル３のデータのｒ１［２８：２１］の最下位の
２ビットｒ１［２２：２１］は一度に読み出せない。従
って、最初の演算は、ｒ０［１０］とｒ１［２１］の１
ビットの加算を行い、以降、２ビットずつの加算を行
う。まず、サイクル１で、ｒ０［１１：１０］とｒ１
［２１：２０］が読み出される。最初の１ビットの加算
はＡＬＵ９で行われるので、入力データラッチ５でデー
タの並べ換えが行われる。すなわち、レジスタファイル
２から読み出された２ビットのデータのうち、ｒ０［１
０］はラッチＬ０ｂに、ｒ０［１１］はラッチＬ０ｃに
格納される。入力データラッチ６はｒ１［２０］、ｒ１
［２１］をそのまま、それぞれラッチＬ１ａ、Ｌ１ｂに
格納して演算器４へ出力する。サイクル２で、ＡＬＵ９
はｒ０［１０］とｒ１［２１］を入力とし、キャリー入
力を０として加算を行う。ＡＬＵ８の演算は無視され
る。ここで、１ビットの演算結果ｓ［０］が得られる
が、レジスタファイル２へは２ビットまとめて格納する
ため、この演算結果ｓ［０］を一旦保持し、次の演算結
果と連結する。このため、加算結果ｓ［０］をサイクル
３で出力データラッチ７のラッチＬ２ｃに格納する。同
時に、キャリー出力ｃｙ［０］をキャリー保持回路１０
に格納する。
【００２７】サイクル２には、ｒ０［１３：１２］とｒ
１［２３：２２］がレジスタファイル２、３から読み出
される。この場合、入力データラッチ５は、前回読み出
されたデータを連結し、２ビットのデータｒ０［１２：
１１］を演算器４へ出力する。即ち、サイクル３に、ラ
ッチＬ０ｃの値、すなわちｒ０［１１］がラッチＬ０ａ
に、ｒ０［１２］がラッチＬ０ｂに、ｒ０［１３］がラ
ッチＬ０ｃに、それぞれ格納される。入力データラッチ
６はｒ１［２２］、ｒ１［２３］をそれぞれ、ラッチＬ
１ａ、Ｌ１ｂに格納して演算器４へ出力する。サイクル
３で、ＡＬＵ８はｒ０［１１］とｒ１［２２］とキャリ
ー保持回路１０の出力１３に対して加算を行い、ＡＬＵ
９はｒ０［１２］とｒ１［２３］とＡＬＵ８のキャリー
出力に対して加算を行う。サイクル４で、出力データラ
ッチ７のラッチＬ２ｃがラッチＬ２ａに、ＡＬＵ８の加
算結果ｓ［１］がラッチＬ２ｂに、ＡＬＵ９の加算結果
ｓ［２］がラッチＬ２ｃにそれぞれ格納され、ラッチＬ
２ａおよびＬ２ｂのデータ、即ち、ｒ０［１１：１０］
とｒ１［２２：２１］の加算結果の２ビットｓ［０］、
ｓ［１］がレジスタファイル２の１０番地と１１番地に
格納される。
１［２３：２２］がレジスタファイル２、３から読み出
される。この場合、入力データラッチ５は、前回読み出
されたデータを連結し、２ビットのデータｒ０［１２：
１１］を演算器４へ出力する。即ち、サイクル３に、ラ
ッチＬ０ｃの値、すなわちｒ０［１１］がラッチＬ０ａ
に、ｒ０［１２］がラッチＬ０ｂに、ｒ０［１３］がラ
ッチＬ０ｃに、それぞれ格納される。入力データラッチ
６はｒ１［２２］、ｒ１［２３］をそれぞれ、ラッチＬ
１ａ、Ｌ１ｂに格納して演算器４へ出力する。サイクル
３で、ＡＬＵ８はｒ０［１１］とｒ１［２２］とキャリ
ー保持回路１０の出力１３に対して加算を行い、ＡＬＵ
９はｒ０［１２］とｒ１［２３］とＡＬＵ８のキャリー
出力に対して加算を行う。サイクル４で、出力データラ
ッチ７のラッチＬ２ｃがラッチＬ２ａに、ＡＬＵ８の加
算結果ｓ［１］がラッチＬ２ｂに、ＡＬＵ９の加算結果
ｓ［２］がラッチＬ２ｃにそれぞれ格納され、ラッチＬ
２ａおよびＬ２ｂのデータ、即ち、ｒ０［１１：１０］
とｒ１［２２：２１］の加算結果の２ビットｓ［０］、
ｓ［１］がレジスタファイル２の１０番地と１１番地に
格納される。
【００２８】以降、レジスタファイル２、３から読み出
したデータｒ０［１７：１４］、ｒ１［２７：１４］に
対して、２ビットずつ同様の処理を繰り返す。最後に、
サイクル５に、レジスタファイル３からデータｒ１［２
９：２８］が読み出されると、サイクル６に、ｒ１［２
８］は入力データラッチ６のラッチＬ１ａへ格納され、
入力データラッチ５のＬ０ｃの値、即ちｒ０［１７］は
Ｌ０ａへ格納され、それぞれＡＬＵ８へ与えられる。Ａ
ＬＵ８はデータｒ０［１７］、ｒ１［２８］および、キ
ャリー保持回路１０の出力１３を用いて加算を行う。Ａ
ＬＵ９はＡＬＵ８のキャリー出力１１を入力とし、他の
入力を０として加算を行う。出力データラッチ７では、
サイクル７に、Ｌ２ｃの値ｓ［６］がＬ２ａへ、ＡＬＵ
８の加算結果ｓ［７］がＬ２ｂへ、ＡＬＵ９の加算結果
ｓ［８］がＬ２ｃへそれぞれ格納され、Ｌ２ａおよびＬ
２ｂのデータ、ｓ［７：６］がレジスタファイル２へ与
えられて格納される。サイクル８に、出力データラッチ
７のラッチＬ２ｃの値、即ち、ｓ［８］がＬ２ａへ格納
され、レジスタファイル２の１８番地に格納される。
したデータｒ０［１７：１４］、ｒ１［２７：１４］に
対して、２ビットずつ同様の処理を繰り返す。最後に、
サイクル５に、レジスタファイル３からデータｒ１［２
９：２８］が読み出されると、サイクル６に、ｒ１［２
８］は入力データラッチ６のラッチＬ１ａへ格納され、
入力データラッチ５のＬ０ｃの値、即ちｒ０［１７］は
Ｌ０ａへ格納され、それぞれＡＬＵ８へ与えられる。Ａ
ＬＵ８はデータｒ０［１７］、ｒ１［２８］および、キ
ャリー保持回路１０の出力１３を用いて加算を行う。Ａ
ＬＵ９はＡＬＵ８のキャリー出力１１を入力とし、他の
入力を０として加算を行う。出力データラッチ７では、
サイクル７に、Ｌ２ｃの値ｓ［６］がＬ２ａへ、ＡＬＵ
８の加算結果ｓ［７］がＬ２ｂへ、ＡＬＵ９の加算結果
ｓ［８］がＬ２ｃへそれぞれ格納され、Ｌ２ａおよびＬ
２ｂのデータ、ｓ［７：６］がレジスタファイル２へ与
えられて格納される。サイクル８に、出力データラッチ
７のラッチＬ２ｃの値、即ち、ｓ［８］がＬ２ａへ格納
され、レジスタファイル２の１８番地に格納される。
【００２９】このようにして、８ビットのデータｒ０
［１７：１０］とデータｒ１［２８：２１］、即ち、最
下位ビットが一方は偶数番地から、他方は奇数番地から
始まる場合の加算を、最初は１ビット演算、以降２ビッ
ト演算を繰り返し行うことで処理できる。
［１７：１０］とデータｒ１［２８：２１］、即ち、最
下位ビットが一方は偶数番地から、他方は奇数番地から
始まる場合の加算を、最初は１ビット演算、以降２ビッ
ト演算を繰り返し行うことで処理できる。
【００３０】以上のように、１サイクルにレジスタファ
イルから読み出した、連続した番地の２ビットのデータ
を、２つのＡＬＵで並列に演算を行うことによって処理
する。従って、１サイクルに２ビットの処理を行うこと
になり、従来、１サイクルに１ビットの処理を行ってい
たのに比べ、２倍の処理能力を実現することができる。
イルから読み出した、連続した番地の２ビットのデータ
を、２つのＡＬＵで並列に演算を行うことによって処理
する。従って、１サイクルに２ビットの処理を行うこと
になり、従来、１サイクルに１ビットの処理を行ってい
たのに比べ、２倍の処理能力を実現することができる。
【００３１】なお、上記説明では、１サイクルにレジス
タファイルから２ビットのデータが読み出されて処理さ
れるとしたが、１サイクルにレジスタファイルから３ビ
ット以上のデータを読み出し、３つ以上のＡＬＵで並列
に演算を行うことにより処理するとしてもよい。
タファイルから２ビットのデータが読み出されて処理さ
れるとしたが、１サイクルにレジスタファイルから３ビ
ット以上のデータを読み出し、３つ以上のＡＬＵで並列
に演算を行うことにより処理するとしてもよい。
【００３２】（実施の形態２）図４は実施の形態２にお
ける信号処理装置のブロック図を示す。図４において、
図１と同一の番号を付したものは、図１と同一の機能を
有するものとする。
ける信号処理装置のブロック図を示す。図４において、
図１と同一の番号を付したものは、図１と同一の機能を
有するものとする。
【００３３】図４において、３０は入力データラッチ
５、６の出力の各ビット毎に繰り返し演算を行い、複数
ビットの演算結果を出力する演算手段としての演算器で
ある。演算器３０は１ビットの演算を行う演算要素とし
てのＡＬＵ３１と、２つの入力のうちいずれかを選択し
て出力する選択回路３２、３３と、キャリー保持回路３
５と、演算結果保持回路３８から構成される。選択回路
３２はクロック信号がＨＩＧＨの期間、ラッチＬ０ａの
出力を選択し、クロック信号がＬＯＷの期間、ラッチＬ
０ｂの出力を選択して出力する。同様に、選択回路３３
はクロック信号がＨＩＧＨの期間、ラッチＬ１ａの出力
を選択し、クロック信号がＬＯＷの期間、ラッチＬ１ｂ
の出力を選択して出力する。ＡＬＵ３１は選択回路３
２、３３の出力と、キャリー保持回路３５の出力を入力
として演算を行い、演算結果３７とキャリー出力３４を
出力する。キャリー保持回路３５はキャリー出力３４を
クロック信号の立ち上がりと立下がりのタイミング、即
ち、クロック信号の２倍の周波数で格納し、演算結果保
持回路３８は演算結果３７をクロック信号の立下がりの
タイミングで格納して出力する。演算結果保持回路３８
の出力と演算結果３７は出力データラッチ７へ与えられ
る。
５、６の出力の各ビット毎に繰り返し演算を行い、複数
ビットの演算結果を出力する演算手段としての演算器で
ある。演算器３０は１ビットの演算を行う演算要素とし
てのＡＬＵ３１と、２つの入力のうちいずれかを選択し
て出力する選択回路３２、３３と、キャリー保持回路３
５と、演算結果保持回路３８から構成される。選択回路
３２はクロック信号がＨＩＧＨの期間、ラッチＬ０ａの
出力を選択し、クロック信号がＬＯＷの期間、ラッチＬ
０ｂの出力を選択して出力する。同様に、選択回路３３
はクロック信号がＨＩＧＨの期間、ラッチＬ１ａの出力
を選択し、クロック信号がＬＯＷの期間、ラッチＬ１ｂ
の出力を選択して出力する。ＡＬＵ３１は選択回路３
２、３３の出力と、キャリー保持回路３５の出力を入力
として演算を行い、演算結果３７とキャリー出力３４を
出力する。キャリー保持回路３５はキャリー出力３４を
クロック信号の立ち上がりと立下がりのタイミング、即
ち、クロック信号の２倍の周波数で格納し、演算結果保
持回路３８は演算結果３７をクロック信号の立下がりの
タイミングで格納して出力する。演算結果保持回路３８
の出力と演算結果３７は出力データラッチ７へ与えられ
る。
【００３４】このように構成された信号処理装置を用い
て、実施の形態１と同様に、８ビットのデータ同士の加
算を行う場合を説明する。
て、実施の形態１と同様に、８ビットのデータ同士の加
算を行う場合を説明する。
【００３５】まず、レジスタファイル２の１０番地から
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２０番地から２７番
地に格納されている８ビットのデータｒ１［２７：２
０］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図４と
図５を用いて説明する。
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２０番地から２７番
地に格納されている８ビットのデータｒ１［２７：２
０］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合を図４と
図５を用いて説明する。
【００３６】レジスタファイル２、３からのデータの読
み出し、および、入力データラッチ５、６へのデータの
格納は図１の場合と同じであるので説明を省略する。
み出し、および、入力データラッチ５、６へのデータの
格納は図１の場合と同じであるので説明を省略する。
【００３７】サイクル２で入力データラッチ５のラッチ
Ｌ０ａ、Ｌ０ｂに格納されたデータｒ０［１０］、ｒ０
［１１］が選択回路３２に与えられる。選択回路３２は
クロック信号がＨＩＧＨの期間、すなわちサイクル２の
前半に、データｒ０［１０］を選択して出力する。同様
に、選択回路３３には、ラッチＬ１ａ、Ｌ１ｂに格納さ
れたデータｒ１［２０］、ｒ１［２１］が与えられ、デ
ータｒ１［２０］が選択されて出力される。ＡＬＵ３１
は、サイクル２の前半には、ｒ０［１０］とｒ１［２
０］に対して加算を行う。この場合、キャリー保持回路
３５の出力３６は無視され、０として加算が行われる。
加算の結果ｓ［０］とキャリーｃｙ［０］が出力される
と、クロック信号の立下がりに、それぞれ、演算結果保
持回路３８とキャリー保持回路３５に格納される。次
に、クロック信号がＬＯＷの期間、即ち、サイクル２の
後半に、選択回路３２、３３はそれぞれデータｒ０［１
１］、ｒ１［２１］を出力する。ＡＬＵ３１は入力され
たデータｒ０［１１］、ｒ１［２１］、およびキャリー
保持回路３５の出力データｃｙ［０］に対して加算を行
い、加算の結果ｓ［１］とキャリーｃｙ［１］を出力す
る。
Ｌ０ａ、Ｌ０ｂに格納されたデータｒ０［１０］、ｒ０
［１１］が選択回路３２に与えられる。選択回路３２は
クロック信号がＨＩＧＨの期間、すなわちサイクル２の
前半に、データｒ０［１０］を選択して出力する。同様
に、選択回路３３には、ラッチＬ１ａ、Ｌ１ｂに格納さ
れたデータｒ１［２０］、ｒ１［２１］が与えられ、デ
ータｒ１［２０］が選択されて出力される。ＡＬＵ３１
は、サイクル２の前半には、ｒ０［１０］とｒ１［２
０］に対して加算を行う。この場合、キャリー保持回路
３５の出力３６は無視され、０として加算が行われる。
加算の結果ｓ［０］とキャリーｃｙ［０］が出力される
と、クロック信号の立下がりに、それぞれ、演算結果保
持回路３８とキャリー保持回路３５に格納される。次
に、クロック信号がＬＯＷの期間、即ち、サイクル２の
後半に、選択回路３２、３３はそれぞれデータｒ０［１
１］、ｒ１［２１］を出力する。ＡＬＵ３１は入力され
たデータｒ０［１１］、ｒ１［２１］、およびキャリー
保持回路３５の出力データｃｙ［０］に対して加算を行
い、加算の結果ｓ［１］とキャリーｃｙ［１］を出力す
る。
【００３８】演算結果保持回路３８に格納されたデータ
s「０」とＡＬＵ３１の演算結果３７のデータｓ［１］
は出力データラッチ７に与えられ、サイクル３で、それ
ぞれ、ラッチＬ２ａ、Ｌ２ｂへ格納され、レジスタファ
イル２に与えられて、１０番地と１１番地に格納され
る。
s「０」とＡＬＵ３１の演算結果３７のデータｓ［１］
は出力データラッチ７に与えられ、サイクル３で、それ
ぞれ、ラッチＬ２ａ、Ｌ２ｂへ格納され、レジスタファ
イル２に与えられて、１０番地と１１番地に格納され
る。
【００３９】サイクル３には、データｒ０［１２］、ｒ
０［１３］が選択回路３２に、データｒ１［２２］、ｒ
１［２３］が選択回路３３に与えられる。サイクル２と
同様に、サイクル３の前半には、選択回路３２、３３は
それぞれ、データｒ０［１２］、ｒ１［２２］をＡＬＵ
３１に与える。キャリー保持回路３５はキャリーｃｙ
［１］を格納してＡＬＵ３１に与える。ＡＬＵ３１はデ
ータｒ０［１２］、ｒ１［２２］、ｃｙ［１］に対して
加算を行い、加算結果ｓ［２］およびキャリーｃｙ
［２］を出力する。加算結果ｓ［２］およびキャリーｃ
ｙ［２］はそれぞれ、クロック信号の立下がりの時に、
演算結果保持回路３８とキャリー保持回路３５に格納さ
れる。サイクル３の後半には、ＡＬＵ３１は、選択回路
３２、３３、およびキャリー保持回路３５がそれぞれ出
力するｒ０［１３］、ｒ１［２３］、および、ｃｙ
［２］に対して加算を行い、加算結果ｓ［３］およびキ
ャリーｃｙ［３］を出力する。加算結果ｓ［２］および
ｓ［３］はサイクル４にそれぞれ、ラッチＬ２ａ、Ｌ２
ｂへ格納され、レジスタファイル２に与えられて、１２
番地と１３番地に格納される。
０［１３］が選択回路３２に、データｒ１［２２］、ｒ
１［２３］が選択回路３３に与えられる。サイクル２と
同様に、サイクル３の前半には、選択回路３２、３３は
それぞれ、データｒ０［１２］、ｒ１［２２］をＡＬＵ
３１に与える。キャリー保持回路３５はキャリーｃｙ
［１］を格納してＡＬＵ３１に与える。ＡＬＵ３１はデ
ータｒ０［１２］、ｒ１［２２］、ｃｙ［１］に対して
加算を行い、加算結果ｓ［２］およびキャリーｃｙ
［２］を出力する。加算結果ｓ［２］およびキャリーｃ
ｙ［２］はそれぞれ、クロック信号の立下がりの時に、
演算結果保持回路３８とキャリー保持回路３５に格納さ
れる。サイクル３の後半には、ＡＬＵ３１は、選択回路
３２、３３、およびキャリー保持回路３５がそれぞれ出
力するｒ０［１３］、ｒ１［２３］、および、ｃｙ
［２］に対して加算を行い、加算結果ｓ［３］およびキ
ャリーｃｙ［３］を出力する。加算結果ｓ［２］および
ｓ［３］はサイクル４にそれぞれ、ラッチＬ２ａ、Ｌ２
ｂへ格納され、レジスタファイル２に与えられて、１２
番地と１３番地に格納される。
【００４０】残りのデータｒ０［１７：１４］とｒ１
［２７：２４］についても、同様の処理を繰り返す。
［２７：２４］についても、同様の処理を繰り返す。
【００４１】最後に、ＡＬＵ３１がデータｒ０［１７］
とｒ１［２７］に対して行った加算のキャリー出力ｃｙ
［７］は、サイクル６の前半にキャリー保持回路３５に
格納されてＡＬＵ３５に与えられ、他の入力を０として
加算され、演算結果ｓ［８］、即ち、ｃｙ［７］と同じ
値をサイクル６の後半に演算結果保持回路３８へ格納
し、次のサイクルにラッチＬ２ａに格納して、レジスタ
ファイル２に与えられ、１８番地に格納される。
とｒ１［２７］に対して行った加算のキャリー出力ｃｙ
［７］は、サイクル６の前半にキャリー保持回路３５に
格納されてＡＬＵ３５に与えられ、他の入力を０として
加算され、演算結果ｓ［８］、即ち、ｃｙ［７］と同じ
値をサイクル６の後半に演算結果保持回路３８へ格納
し、次のサイクルにラッチＬ２ａに格納して、レジスタ
ファイル２に与えられ、１８番地に格納される。
【００４２】次に、レジスタファイル２の１０番地から
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２１番地から２８番
地に格納されている８ビットのデータｒ１［２８：２
１］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合のタイミ
ングを図６に示す。
１７番地に格納されている８ビットのデータｒ０［１
７：１０］とレジスタファイル３の２１番地から２８番
地に格納されている８ビットのデータｒ１［２８：２
１］を加算し、結果の９ビットのデータをレジスタファ
イル２の１０番地から１８番地に格納する場合のタイミ
ングを図６に示す。
【００４３】この場合も、演算器３０の動作は図５の場
合と同様であるので説明を省略する。ただし、最初にＡ
ＬＵ３１へ与えられるデータｒ０［１０］とｒ１［２
１］、即ち、演算に用いられるデータの最下位ビット
は、サイクル２の後半に選択回路３２、３３よりＡＬＵ
３１に与えられるので、サイクル２の前半の演算結果は
無視される。
合と同様であるので説明を省略する。ただし、最初にＡ
ＬＵ３１へ与えられるデータｒ０［１０］とｒ１［２
１］、即ち、演算に用いられるデータの最下位ビット
は、サイクル２の後半に選択回路３２、３３よりＡＬＵ
３１に与えられるので、サイクル２の前半の演算結果は
無視される。
【００４４】以上のように、１サイクルにレジスタファ
イルから読み出した、連続した番地の２ビットのデータ
を、１つのＡＬＵで１サイクルに２回の演算を行うこと
によって処理する。従って、１サイクルに２ビットの処
理を行うことになり、従来、１サイクルに１ビットの処
理を行っていたのに比べ、２倍の処理能力を実現するこ
とができる。
イルから読み出した、連続した番地の２ビットのデータ
を、１つのＡＬＵで１サイクルに２回の演算を行うこと
によって処理する。従って、１サイクルに２ビットの処
理を行うことになり、従来、１サイクルに１ビットの処
理を行っていたのに比べ、２倍の処理能力を実現するこ
とができる。
【００４５】なお、上記説明では、１サイクルにレジス
タファイルから２ビットのデータが読み出されて処理さ
れるとしたが、１サイクルにレジスタファイルから３ビ
ット以上のデータを読み出し、１つのＡＬＵで１サイク
ルに３回以上演算を行うことにより処理するとしてもよ
い。
タファイルから２ビットのデータが読み出されて処理さ
れるとしたが、１サイクルにレジスタファイルから３ビ
ット以上のデータを読み出し、１つのＡＬＵで１サイク
ルに３回以上演算を行うことにより処理するとしてもよ
い。
【００４６】また、実施の形態１および実施の形態２に
おいては、加算を行う場合を説明したが、減算や論理演
算など、他の処理を行うとしてもよい。減算を行う場合
は、キャリー信号の代わりにボロー信号を下位ビットの
演算から上位ビットの演算へ伝播させて処理するか、あ
るいは、２つのデータの内、減数の方のデータをビット
反転して加算するとして処理することにより実現でき
る。
おいては、加算を行う場合を説明したが、減算や論理演
算など、他の処理を行うとしてもよい。減算を行う場合
は、キャリー信号の代わりにボロー信号を下位ビットの
演算から上位ビットの演算へ伝播させて処理するか、あ
るいは、２つのデータの内、減数の方のデータをビット
反転して加算するとして処理することにより実現でき
る。
【００４７】なお、実施の形態１および実施の形態２に
おいては、信号処理装置はレジスタファイルを２つ別々
に設けるとしたが、図７に示すように複数のデータが読
み出せるレジスタファイルを１つ設けるとしてもよい。
図７におけるレジスタファイル４１は、例えば、読み出
しポートを２つ持ち、プログラム制御部２０が指示する
２つのアドレスに対して、２つのデータを同時に読み出
して、それぞれ入力データラッチ５および６へ与えると
してもよい。あるいは、レジスタファイル４１は、読み
出しポートを１つ持ち、プログラム制御部１０が指示す
る２つのアドレスに対して、時分割的に、１つずつ連続
して２つのデータを読みだし、それぞれ入力データラッ
チ５および６へ与えるとしてもよい。
おいては、信号処理装置はレジスタファイルを２つ別々
に設けるとしたが、図７に示すように複数のデータが読
み出せるレジスタファイルを１つ設けるとしてもよい。
図７におけるレジスタファイル４１は、例えば、読み出
しポートを２つ持ち、プログラム制御部２０が指示する
２つのアドレスに対して、２つのデータを同時に読み出
して、それぞれ入力データラッチ５および６へ与えると
してもよい。あるいは、レジスタファイル４１は、読み
出しポートを１つ持ち、プログラム制御部１０が指示す
る２つのアドレスに対して、時分割的に、１つずつ連続
して２つのデータを読みだし、それぞれ入力データラッ
チ５および６へ与えるとしてもよい。
【００４８】なお、実施の形態１および実施の形態２に
おいて、レジスタファイルは２ビットのデータの読み出
しと書き込みを行うとしているが、これは、例えば、レ
ジスタファイルのワード線を偶数番地のメモリセルと奇
数番地のメモリセルに共通に接続することにより実現で
きるので、従来の１ビットのデータの読み出しと書き込
みを行うレジスタファイルと比べて、回路規模の増加と
動作速度の低下を極めて少なくできる。
おいて、レジスタファイルは２ビットのデータの読み出
しと書き込みを行うとしているが、これは、例えば、レ
ジスタファイルのワード線を偶数番地のメモリセルと奇
数番地のメモリセルに共通に接続することにより実現で
きるので、従来の１ビットのデータの読み出しと書き込
みを行うレジスタファイルと比べて、回路規模の増加と
動作速度の低下を極めて少なくできる。
【００４９】また、ＡＬＵによる演算は１ビットの簡単
な演算であるので、実施の形態１で示すように２個のＡ
ＬＵで並列に演算する場合も、実施の形態２で示すよう
に１つのＡＬＵで１サイクルに２回演算をする場合で
も、レジスタファイルの動作サイクル時間と比べて、十
分短い時間で演算ができ、しかも、レジスタファイルの
回路規模に比べて、演算器の回路規模は非常に小さい。
即ち、回路規模の増加がわずかで、動作速度の低下がほ
とんどなく、処理能力を著しく向上することができる。
な演算であるので、実施の形態１で示すように２個のＡ
ＬＵで並列に演算する場合も、実施の形態２で示すよう
に１つのＡＬＵで１サイクルに２回演算をする場合で
も、レジスタファイルの動作サイクル時間と比べて、十
分短い時間で演算ができ、しかも、レジスタファイルの
回路規模に比べて、演算器の回路規模は非常に小さい。
即ち、回路規模の増加がわずかで、動作速度の低下がほ
とんどなく、処理能力を著しく向上することができる。
【００５０】
【発明の効果】以上のように本発明によれば、１サイク
ルに読み出した、レジスタファイルの連続した番地の複
数のビットのデータの処理を１サイクルで実行でき、大
きな処理能力の向上を図り、実用上極めて有益である。
ルに読み出した、レジスタファイルの連続した番地の複
数のビットのデータの処理を１サイクルで実行でき、大
きな処理能力の向上を図り、実用上極めて有益である。
【図１】本発明の実施の形態１における信号処理装置の
ブロック図
ブロック図
【図２】実施の形態１における第１の処理のタイミング
を示す図
を示す図
【図３】実施の形態１における第２の処理のタイミング
を示す図
を示す図
【図４】本発明の実施の形態２における信号処理装置の
ブロック図
ブロック図
【図５】実施の形態２における第１の処理のタイミング
を示す図
を示す図
【図６】実施の形態２における第２の処理のタイミング
を示す図
を示す図
【図７】本発明の実施の形態１および実施の形態２にお
いて、２つのレジスタファイルを１つのレジスタファイ
ルで実現した信号処理装置のブロック図
いて、２つのレジスタファイルを１つのレジスタファイ
ルで実現した信号処理装置のブロック図
【図８】従来の信号処理装置のブロック図
１，５０ プロセッサエレメント ２，３，４１，５１，５２ レジスタファイル ４，３１ 演算器 ５，６ 入力データラッチ ７ 出力データラッチ ２０，５６ プログラム制御部 ８，９，３１ ＡＬＵ １０，３５ キャリー保持回路 ３８ 演算結果保持回路 ３２，３３ 選択回路
Claims (8)
- 【請求項１】 複数のプロセッサエレメントと、 命令を解読して前記複数のプロセッサエレメントを制御
するプログラム制御手段とを備え、 前記プロセッサエレメントは、 入力されたデータを複数格納するレジスタファイルと、 前記レジスタファイルから読み出した複数ビットからな
る第１の読み出しデータを格納し、並び換えて出力する
第１の入力データ保持手段と、 前記レジスタファイルから読み出した複数ビットからな
る第２の読み出しデータを格納し、並び換えて出力する
第２の入力データ保持手段と、 前記第１の入力データ保持手段の出力と前記第２の入力
データ保持手段の出力の各ビット毎に並列に演算する複
数の演算要素を備え、複数ビットの演算結果を出力する
演算手段と、 前記演算手段の複数ビットの出力を格納し、並び換えて
前記レジスタファイルへ出力する出力データ保持手段と
を備えたことを特徴とする信号処理装置。 - 【請求項２】 請求項１記載の信号処理装置において、 前記演算手段は、１ビットの演算を行う複数の演算要素
とキャリー保持手段を備え、前記複数の演算要素は直列
に接続され、前記演算要素のキャリー入力には前段の演
算要素のキャリー出力が与えられ、最後段の前記演算要
素のキャリー出力は前記キャリー保持手段に格納され、
最前段の前記演算要素のキャリー入力には前記キャリー
保持手段の出力が与えられ、前記各演算要素は、前記キ
ャリー入力と、前記第１の入力データ保持手段の出力の
対応する１ビットと、前記第２の入力データ保持手段の
出力の対応する１ビットを入力として演算を行い、前記
複数の演算要素の演算結果を出力することを特徴とする
信号処理装置。 - 【請求項３】 複数のプロセッサエレメントと、 命令を解読して前記複数のプロセッサエレメントを制御
するプログラム制御手段とを備え、 前記プロセッサエレメントは、 入力されたデータを複数格納するレジスタファイルと、 前記レジスタファイルから読み出した複数ビットからな
る第１の読み出しデータを格納し、並び換えて出力する
第１の入力データ保持手段と、 前記レジスタファイルから読み出した複数ビットからな
る第２の読み出しデータを格納し、並び換えて出力する
第２の入力データ保持手段と、 前記第１の入力データ保持手段の出力と前記第２の入力
データ保持手段の出力の各ビット毎に繰り返し演算する
演算要素を備え、複数ビットの演算結果を出力する演算
手段と、 前記演算手段の複数ビットの出力を格納し、並び換えて
前記レジスタファイルへ出力する出力データ保持手段と
を備えたことを特徴とする信号処理装置。 - 【請求項４】 請求項３記載の信号処理装置において、 前記演算手段は、第１のデータ選択手段と、第２のデー
タ選択手段と、１ビットの演算を行う演算要素と、前記
演算要素の演算結果を保持する演算結果保持手段と、前
記演算要素のキャリーを保持するキャリー保持手段とを
備え、 前記第１のデータ選択手段は、前記第１の入力データ保
持手段の複数ビットの出力から１ビットずつ順番に選択
して前記演算要素の入力の１つに出力し、前記第２のデ
ータ選択手段は、前記第２の入力データ保持手段の複数
ビットの出力から１ビットずつ順番に選択して前記演算
要素の入力の１つに出力し、前記キャリー保持手段に格
納されているデータを前記演算要素の入力の１つに与
え、前記演算要素は、前記第１および第２の入力データ
保持手段から与えられる複数ビットのデータに対して複
数回演算を行うことにより複数ビットの演算結果を得る
ことを特徴とする信号処理装置。 - 【請求項５】 請求項１または請求項３記載の信号処理
装置において、 前記レジスタファイルは、第１のレジスタファイルと第
２のレジスタファイルからなり、前記第１のレジスタフ
ァイルから読み出されたデータは前記第１の読み出しデ
ータとして前記第１の入力データ保持手段に与えられ、
前記第２のレジスタファイルから読み出されたデータは
前記第２の読み出しデータとして前記第２の入力データ
保持手段に与えられ、前記出力データ保持手段の出力
は、前記第１あるいは前記第２のレジスタファイルに格
納されることを特徴とする信号処理装置。 - 【請求項６】 請求項１または請求項３記載の信号処理
装置において、 前記第１の入力データ保持手段は、前記レジスタファイ
ルから読み出されるＮビット（Ｎ≧２）の前記第１の読
み出しデータを２つ連結し、Ｎビットのデータを前記演
算手段に出力し、 前記第２の入力データ保持手段は、前記レジスタファイ
ルから読み出されるＮビット（Ｎ≧２）の前記第２の読
み出しデータを２つ連結し、Ｎビットのデータを前記演
算手段に出力することを特徴とする信号処理装置。 - 【請求項７】 請求項１または請求項３記載の信号処理
装置において、 前記出力データ保持手段は、前記演算手段から出力され
るＮビット（Ｎ≧２）のデータを２つ連結し、Ｎビット
のデータを前記レジスタファイルに出力することを特徴
とする信号処理装置。 - 【請求項８】 請求項１または請求項３記載の信号処理
装置において、 前記プログラム制御手段は、前記複数のプロセッサエレ
メントが同一の処理を行うように制御することを特徴と
する信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236316A JPH1083381A (ja) | 1996-09-06 | 1996-09-06 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236316A JPH1083381A (ja) | 1996-09-06 | 1996-09-06 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083381A true JPH1083381A (ja) | 1998-03-31 |
Family
ID=16998998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236316A Pending JPH1083381A (ja) | 1996-09-06 | 1996-09-06 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2010118075A (ja) * | 2010-02-15 | 2010-05-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
-
1996
- 1996-09-06 JP JP8236316A patent/JPH1083381A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071130A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
| JP2010118075A (ja) * | 2010-02-15 | 2010-05-27 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
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